[发明专利]开口的形成方法

说明书

技术领域

本发明涉及半导体制造领域，特别涉及一种开口的形成方法。

背景技术

随着半导体集成电路技术的不断发展，半导体器件尺寸和互连结构尺寸不断减小，从而导致金属连线之间的间距在逐渐缩小，用于隔离金属连线之间的介电层也变得越来越薄，这样会导致金属连线之间可能会发生串扰。现在，通过降低金属连线层间的介电层的介电常数(k)，可有效地降低这种串扰。采用低k材料的介电层可有效地降低金属连线层间的电阻电容延迟(RC delay)。因此，低k介电材料、超低k介电材料已越来越广泛地应用于互连工艺的介电层，所述低k介电材料为介电常数小于4、大于等于2.2的材料，所述超低k介电材料为介电常数小于2.2的材料。

现有形成包括开口的互连结构的工艺如图1所示，提供半导体衬底1，所述半导体衬底1上形成有半导体器件(图未示)；在形成有半导体器件的半导体衬底1上形成第一层间介电层4；在第一层间介电层4上形成分立的金属导电层2，所述金属导电层2通过第一层间介电层4内的导电结构与半导体器件连接；在第一层间介电层4上形成第二层间介电层5，所述第二层间介电层5填充满分立金属导电层2之间的区域；然后，在金属导电层2和第二层间介电层5上形成介电层3(低k材料或超低k材料)；以图形化的掩膜层(未图示)为掩膜，对介电层3进行刻蚀，在介电层3中形成暴露金属导电层2的双镶嵌开口6。

现有工艺在刻蚀介电层3形成双镶嵌开口的过程中，由于介电层3材料为低k材料或超低k材料，容易使得开口内壁产生损伤8，而且开口暴露出的金属导电层表面也会产生反应残留物7，造成后续半导体器件的电学性能受到影响。相关技术另可参阅公开号为CN101055421A的中国专利文件，该申请文件提供了一种开口的形成方法，但是不能避免出现上述技术问题。

发明内容

本发明要解决的问题是提供一种开口的形成方法，避免半导体器件的电学性能、成品率和可靠性受到影响。

为解决上述问题，本发明提供了开口的形成方法，所述方法包括：

提供半导体衬底；

在半导体衬底上形成金属导电层；

在金属导电层上形成介电层后，在介电层内形成开口，所述开口暴露出金属导电层表面，所述金属导电层表面具有反应残留物，开口侧壁具有缺陷；

采用第一气体去除开口底部金属导电层上的反应残留物；

采用第二气体修复开口侧壁缺陷；

在第一气体和第二气体处理后，采用第三气体去除金属导电层表面的聚合物。

可选的，所述第一气体是CO与N₂的混合气体。

可选的，CO的流量为10sccm～200sccm，N₂的流量为100sccm～500sccm，第一气体处理采用的压力为10Torr～100Torr，功率为100W～500W，射频功率为2MHz～60MHz，处理时间为8s～60s。

可选的，所述第二气体是CH₄与N₂的混合气体。

可选的，CH₄的流量为10sccm～200sccm，N₂的流量为100sccm～500sccm，，第二气体处理采用的压力为10Torr～100Torr，功率为100W～500W，射频功率为2MHz～60MHz，处理的时间为8s～60s。

可选的，所述第三气体是N₂。

可选的，N₂的流量为100sccm～500sccm，压力为10Torr～100Torr，功率为100W～500W，射频功率为2MHz～60MHz，处理的时间为8s～60s。

可选的，形成开口的步骤包括：

在所述介电层上形成图形化掩膜层；

以图形化掩膜层为掩膜，对所述介电层进行刻蚀，在所述介电层内形成开口；

去除图形化掩膜层。

可选的，刻蚀介电层采用的气体含氟和氧。

可选的，所述介电层为低k材料或超低k材料。

可选的，所述低k材料为SiO₂、SiOF、SiCOH、SiO、SiCO或者SiCON中的一种。可选的，所述超低k材料为黑钻石。

可选的，所述掩膜层的材料为氧化硅、氮化硅、氮化硼、氮化钛、氮化钽或金属中的一种。

与现有技术相比，本发明的技术方案具有以下优点：