[发明专利]一种伪差分式存储阵列

说明书

技术领域

本发明涉及半导体存储器设计技术领域，特别涉及一种伪差分式存储阵列。

背景技术

半导体存储器一般由地址议码器、存储阵列和灵敏放大器构成，其中存储阵列包括排列成行与列阵列的多个存储器单元。每个存储器单元包括一个晶体管，将一给定行中各个晶体管的基极连接至字线，将一给定列中各个晶体管的发射极连接至位线。为了读取每个存储器单元的状态，一般将各个字线预充电至某一个电压，并读取位线上的电压来判断存储的数据是“1”或“0”。通过检测位线的电压来感应存储的数据，通常需要等候一定的稳定时间才能判读存储的数据。随着存储单元的增加，位线上的寄生电容需要更多的稳定时间，成为存储器的存取速度瓶颈。

发明内容

(一)要解决的技术问题

有鉴于此，本发明的主要目的在于提供一种伪差分式存储阵列，通过采用差分形式位线，并降低位线上电压摆幅，从而减少对寄生电容充电时间，解决存储器存取速度上的瓶颈。

(二)技术方案

为了达到上述目的，本发明提供了一种伪差分式存储阵列，包括存储单元阵列10、逻辑感应单元20和列复用单元30，其中存储单元阵列10由排成阵列结构的多个存储单元构成，每个存储单元与差分位线相连接，并且差分位线通过列复用单元30与逻辑感应单元20相连接。

上述方案中，所述每个存储单元由一个双极型晶体管构成，在存储单元阵列10中，同一行的存储单元的基极连接到字线WL，集电极接地，发射极与差分位线中同相位线或反相位线相连接，若与同相位线相连接，则存储的数据是逻辑电平“1”；反之，若与反相位线相连接，则存储的是逻辑电平“0”。

上述方案中，所述列复用单元30与差分位线相连接，用于从多列存储单元中选择一列存储单元，并在对应的差分位线上导通相同的电流。上述方案中，所述每一对差分位线BL和分别与列复用单元30中两个列复用晶体管的集电极相连接，这两个列复用晶体管基极与列选择信号RS相连接，其中，第一列复用晶体管Q₁集电极与同相位线BL相连接，第二列复用晶体管Q₂集电极与反相位线相连接；第一列复用晶体管Q₁和第二列复用晶体管Q₂基极与列选择信号RS₁相连接。

上述方案中，在列复用单元30中，所有与同相位线BL相连的列复用晶体管发射极连接到第一电流源I₁，所有与反相位线相连的的列复用晶体管发射极连接到第二电流源I₂，且第一电流源I₁和第二电流源I₂的电流相等。

上述方案中，所述逻辑感应单元20通过在位线上串联的共源共栅晶体管(cascode)和感应电阻，在不降低差分位线上电流情况下，减小差分位线上电压摆幅，从而减少对差分位线上寄生电容的充放电时间；并通过感应电阻将差分位线上电流转换为差分电压输出。

(三)有益效果

从上述技术方案可以看出，本发明具有以下有益效果：

1、本发明提供的伪差分式存储阵列，通过采用差分形式位线，增强对共模噪声的抑制；在位线上串联共源共栅晶体管(cascode)和感应电阻，有效降低位线上电压摆幅，减少对寄生电容充放电时间，有利于减少存储器的存取时间；并且通过感应电阻提供差分形式输出电压，有利于提供存储器的工作速度并简化电路设计。

2、本发明提供的伪差分式存储阵列，通过采用差分形式位线，并降低位线上电压摆幅，从而减少了对寄生电容充电时间，解决了存储器存取速度上的瓶颈。

附图说明

图1是本发明提供的伪差分式存储阵列的示意图；

图2是本发明提供的伪差分式存储阵列读取数据的仿真结果示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。

需要说明的是，本发明的具体实施方式采用负电源供电，电源上轨接地，下轨为负电源VEE。当然，也可以采用正电源供电，此时电源上轨为电源VCC，下轨接地。