[发明专利]一种伪差分式存储阵列

权利要求书

1.一种伪差分式存储阵列，其特征在于，包括逻辑感应单元(20)、存储单元阵列(10)和列复用单元(30)，其中存储单元阵列(10)由排成阵列结构的多个存储单元构成，每个存储单元与差分位线相连接，并且差分位线通过列复用单元(30)与逻辑感应单元(20)相连接。

2.根据权利要求1所述的伪差分式存储阵列，其特征在于，所述每个存储单元由一个双极型晶体管构成，在存储单元阵列(10)中，同一行的存储单元的基极连接到字线WL，集电极接地，发射极与差分位线中同相位线或反相位线相连接，若与同相位线相连接，则存储的数据是逻辑电平“1”；反之，若与反相位线相连接，则存储的是逻辑电平“0”。

3.根据权利要求1所述的伪差分式存储阵列，其特征在于，所述列复用单元(30)与差分位线相连接，用于从多列存储单元中选择一列存储单元，并在对应的差分位线上导通相同的电流。

4.根据权利要求3所述的伪差分式存储阵列，其特征在于，所述每一对差分位线BL和分别与列复用单元(30)中两个列复用晶体管的集电极相连接，这两个列复用晶体管基极与列选择信号RS相连接，其中，第一列复用晶体管(Q₁)集电极与同相位线BL相连接，第二列复用晶体管(Q₂)集电极与反相位线相连接；第一列复用晶体管(Q₁)和第二列复用晶体管(Q₂)基极与列选择信号RS₁相连接。

5.根据权利要求4所述的伪差分式存储阵列，其特征在于；在列复用单元(30)中，所有与同相位线BL相连的列复用晶体管发射极连接到第一电流源(I₁)，所有与反相位线相连的的列复用晶体管发射极连接到第二电流源(I₂)，且第一电流源(I₁)和第二电流源(I₂)的电流相等。

6.根据权利要求1所述的伪差分式存储阵列，其特征在于，所述逻辑感应单元(20)通过在位线上串联共源共栅晶体管(cascode)和感应电阻，在不降低差分位线上电流情况下，减小差分位线上电压摆幅，从而减少对差分位线上寄生电容的充放电时间；并通过感应电阻将差分位线上电流转换为差分电压输出。