[发明专利]减小半导体器件栅诱导漏极泄漏的方法、MOS器件制造方法

说明书

技术领域

本发明涉及半导体制造领域，更具体地说，本发明涉及一种减小半导体器件栅诱导漏极泄漏的方法、采用了该减小半导体器件栅诱导漏极泄漏的方法的MOS器件制造方法、以及由该MOS器件制造方法制成的MOS器件。

背景技术

栅致漏极泄漏(GIDL，Gate-Induced Drain Leakage)是指，当器件在关断(off-state)的情况下，(即Vg＝0)，若漏极与Vdd相连，(即Vd＝Vdd)，由于栅极和漏极之间的交叠，在栅极和漏极之间的交叠区域会存在强电场，载流子会在强电场作用下发生带带隧穿效应(band to band tunneling)，从而引起漏极到栅极之间的漏电流。

栅致漏极泄漏电流已经成为影响小尺寸MOS(金属-氧化物-半导体)器件可靠性、功耗等方面的主要原因之一，它同时也对EEPROM等存储器件的擦写操作有重要影响。当工艺进入超深亚微米时代后，由于器件尺寸日益缩小，GIDL电流引发的众多可靠性问题变得愈加严重。

发明内容

本发明所要解决的技术问题是针对现有技术中存在上述缺陷，提供一种能够有效地减小了半导体器件的栅致漏极泄漏的减小半导体器件栅诱导漏极泄漏的方法、采用了该减小半导体器件栅诱导漏极泄漏的方法的MOS器件制造方法、以及由该MOS器件制造方法制成的MOS器件。

根据本发明的第一方面，提供了一种栅极侧墙刻蚀方法，其包括：栅极侧墙薄膜形成步骤，用于在栅极侧壁上形成栅极侧墙薄膜；光刻胶涂覆步骤，用于将光刻胶涂覆在栅极上以覆盖栅极的一个侧壁并露出栅极的另一侧壁；第一侧壁刻蚀步骤，用于利用所述光刻胶对露出的栅极侧墙薄膜的所述另一侧壁进行刻蚀；光刻胶去除步骤，用于去除所述光刻胶；以及第二侧壁刻蚀步骤，用于在去除光刻胶之后对栅极侧墙薄膜进行刻蚀，其中除了栅极侧壁上的栅极侧墙薄膜之外的其它的栅极侧墙薄膜被去除。

优选地，在所述第一侧壁刻蚀步骤中，横向刻蚀速度与纵向刻蚀速度的比值高于现有技术。

优选地，在所述第二侧壁刻蚀步骤中，横向刻蚀速度与纵向刻蚀速度的比值低于现有技术。

即，优选地，所述第一侧壁刻蚀步骤中的横向刻蚀速度与纵向刻蚀速度的比值高于所述第二侧壁刻蚀步骤中的横向刻蚀速度与纵向刻蚀速度的比值。

优选地，所述栅极侧墙刻蚀方法还包括：控制所述第一侧壁刻蚀步骤的横向刻蚀速度和纵向刻蚀速度、以及所述第二侧壁刻蚀步骤的横向刻蚀速度和纵向刻蚀速度，以使得所述第二侧壁刻蚀步骤之后得到栅极两侧的侧墙的宽度之和等于预定值。

根据本发明的第二方面，提供了一种MOS器件制造方法，其包括：栅极侧墙薄膜形成步骤，用于在栅极侧壁上形成栅极侧墙薄膜；光刻胶涂覆步骤，用于将光刻胶涂覆在栅极上以覆盖漏极侧的栅极侧壁并露出源极侧的栅极侧壁；第一侧壁刻蚀步骤，用于利用所述光刻胶对源极侧的栅极侧墙薄膜进行刻蚀；光刻胶去除步骤，用于去除所述光刻胶；第二侧壁刻蚀步骤，用于在去除光刻胶之后对栅极侧墙薄膜进行刻蚀，其中除了栅极侧壁上的栅极侧墙薄膜之外的其它的栅极侧墙薄膜被去除；源漏掺杂步骤，用于在所述第二侧壁刻蚀步骤之后对漏极和源极执行掺杂。

优选地，在所述第一侧壁刻蚀步骤中，横向刻蚀速度与纵向刻蚀速度的比值高于现有技术。

优选地，在所述第二侧壁刻蚀步骤中，横向刻蚀速度与纵向刻蚀速度的比值低于现有技术。

即，优选地，所述第一侧壁刻蚀步骤中的横向刻蚀速度与纵向刻蚀速度的比值高于所述第二侧壁刻蚀步骤中的横向刻蚀速度与纵向刻蚀速度的比值。

优选地，控制所述第一侧壁刻蚀步骤的横向刻蚀速度和纵向刻蚀速度、以及所述第二侧壁刻蚀步骤的横向刻蚀速度和纵向刻蚀速度，以使得所述第二侧壁刻蚀步骤之后得到栅极两侧的侧墙的宽度之和等于预定值。

优选地，所述MOS器件制造方法还包括退火步骤。

根据本发明的第三方面，提供了一种根据本发明第二方面所述的MOS器件制造方法制成的MOS器件。

根据本发明，针对现有技术中MOS器件的栅致漏极泄漏的问题，本发明在栅极侧墙薄膜沉积过程中，在MOS器件(例如CMOS器件)的源漏端形成不同形貌的侧墙，使得刻蚀后漏端的侧墙宽度增大，而源端的侧墙宽度减小，在接下来的源漏高掺杂注入和退火工艺后，漏端的掺杂离子离沟道距离被拉远，源端的掺杂离子与沟道和衬底的距离被拉近，在保持沟道有效长度(Effective Channel Length)不变的情况下，降低了漏端的纵向电场强度，从而减小了半导体器件栅诱导漏极泄漏(GIDL)电流。

附图说明