[发明专利]晶圆良率分析方法及系统

说明书

【技术领域】

本发明涉及半导体技术领域，特别是涉及一种晶圆良率分析方法及系统。

【背景技术】

在日常的半导体制造工艺中，晶柱(lot)指按某种方式生成的硅柱状体，将这些晶柱切成薄片就称为晶圆(wafer)，晶圆是进行集成电路制造的基板，一般以直径来区分，8英寸、10英寸，12英寸等，或者以毫米来区分。直径越大材料的利用率越高，因为在晶圆的周边由于弧形的关系是没法利用的。在晶圆上根据需要划分不同的区域，每个区域用于生产特定功能的芯片(die)。一个晶圆上可以是同一类芯片，也可以是不同类芯片，后者可以称为多项目晶圆，允许量产数目不高的多家单位进行合作生产。

在半导体组件的生产流程中，包含了诸多工艺，每一个工艺都都存在污染晶圆、磕碰坏晶圆表面、或者犯其他错误的概率，晶圆受损会严重影响之后对芯片的生产。晶圆良率(wafer Yield)不佳，会导致所生产出的合格芯片数量变少，因此有必要对晶圆良率进行分析预测。致命缺陷率估计(Killer Ratio Evaluation)是0.13um以下存储节点的关键。为了进行晶圆良率预测，通过芯片致命缺陷率来进行传统的致命缺陷率估计，传统的芯片致命缺陷率仅仅局限于芯片这一层级上，只要芯片出现缺陷便会定义该芯片为缺陷芯片，对于单个芯片中边缘部分等非关键区域的缺陷也会被考虑其中，因此单纯使用芯片这一层级的致命缺陷率估计对芯片的良率进行预测，会导致其预测的结果不精确，效果不理想。

【发明内容】

基于此，有必要提供一种使用精确的致命缺陷率进行预测的晶圆良率分析方法。

一种晶圆良率分析方法，包括以下步骤：提供一晶圆，所述晶圆上包括若干个芯片；将各个芯片根据功能划分为多个功能区域；分别对所述各个芯片进行表面检测，根据检测到的缺陷在所述芯片中的所属功能区域，得到一个或多个功能区域的缺陷信息；分别对各个芯片进行良率测试，得到芯片良率信息；将所述一个或多个功能区域的缺陷信息与所述芯片良率信息进行比较分析，得到按芯片一个或多个功能区域划分的无污损的合格芯片，有污损的合格芯片，无污损的不合格芯片及有污损的不合格芯片的信息，并计算出芯片一个或多个功能区域的致命缺陷率；通过芯片一个或多个功能区域的致命缺陷率得到芯片整体的致命缺陷率，并由所述芯片整体的致命缺陷率预测出晶圆良率。

进一步地，所述计算出芯片一个或多个功能区域的致命缺陷率的公式为：

KR＝(1-DDY/CDY)*100％

其中，KR为一个功能区域的致命缺陷率；DDY为污损合格芯片比率，具体为有污损的合格芯片数与有污损的芯片数的之比；CDY为无污损合格芯片比率，具体为无污损的合格芯片数与无污损的芯片数的之比。

进一步地，所述由所述芯片整体的致命缺陷率估计出晶圆良率的公式为：

WY＝[1-(KR′*DDP)]*100％

其中，WY为晶圆良率；KR’为芯片整体的致命缺陷率；DDP为缺陷芯片比率，为有缺陷芯片与总芯片数的之比。

进一步地，所述功能区域包括存储区域和逻辑器件区域。

进一步地，所述芯片整体的致命缺陷率为存储区域的致命缺陷率。

进一步地，所述分别对各个芯片进行良率测试的步骤，是进行CP测试。

此外，还有必要提供一种使用精确的致命缺陷率进行预测的晶圆良率分析系统。

一种晶圆良率分析系统，其特征在于，包括划分模块、表面检测模块、良率测试模块、划分模块及处理模块；划分模块用于将一晶圆上各个芯片根据功能划分为多个功能区域；表面检测模块与划分模块相连接，用于分别对所述各个芯片进行表面检测，根据检测到的缺陷在所述芯片中的所属功能区域，得到一个或多个功能区域的缺陷信息；良率测试模块与表面检测模块相连接，用于分别对各个芯片进行良率测试，得到芯片良率信息；处理模块与良率测试模块相连接，用于将所述一个或多个功能区域的缺陷信息与所述芯片良率信息进行比较分析，得到按芯片一个或多个功能区域划分的无污损的合格芯片，有污损的合格芯片，无污损的不合格芯片及有污损的不合格芯片的信息，并计算出芯片一个或多个功能区域的致命缺陷率；通过芯片一个或多个功能区域的致命缺陷率得到芯片整体的致命缺陷率，并由所述芯片整体的致命缺陷率预测出晶圆良率。

进一步地，所述功能区域包括存储区域和逻辑器件区域。

进一步地，所述芯片整体的致命缺陷率为存储区域的致命缺陷率。