[发明专利]一种基于FPGA的加噪信号同步时钟提取装置

说明书

技术领域

本发明属于通信控制技术领域，涉及一种时钟信号提取技术，特别涉及一种基于FPGA的加噪信号同步时钟提取装置。

背景技术

同步是通信系统中一个非常重要的实际问题。在通信系统中，同步具有相当重要的地位。通信系统能否有效地、可靠地工作，很大程度上依赖于有无良好的同步性。其中位同步，或称码元同步，是要在接收端确定每一个码元的起止时刻，实现对接收到的信息码元的正确判决。它是数字通信的诸多同步之中的首要问题，没有位同步信号，就在通信接收端无法正常恢复传输的数字编码信息。近年来，利用可编程逻辑器件相对于使用独立器件进行同步时钟信号的处理操作，在提高系统性能与集成度方面均有极大优势，同时，利用可编程逻辑器件能够针对应用需求进行系统设计，突破传统设计方式受器件限制较大的弊端。

目前，提取位同步信号的方法有插入导频法和自同步法两种，而自同步法可分为滤波法和锁相法。

(1)插入导频法

为了得到码元同步的定时信号，首先要确定接收到的信息数据流中是否包含有位定时的频率分量。如果存在此分量，就可以利用滤波器从信息数据流中把位定时信息提取出来。若基带信号为随机的二进制不归零码序列，这种信号本身不包含位同步信号，为了获得位同步信号需在基带信号中插入位同步的导频信号，或者对该基带信号进行某种码型变换以得到位同步信息。插入导频法是在基带信号频谱的零点插入所需的导频信号，主要用于接收信号频谱中没有离散载频分量，或即使含有一定的载频分量，也很难从接收信号中分离出来的情况。

插入导频法有单独的导频信号，一方面可以提取同步载波，另一方面可以利用它作为自动增益控制。但是，插入导频法中导频和信号间由于滤波不好而产生互相干扰，而且插入导频法要多消耗一部分不带信息的功率，降低信噪功率比。

(2)自同步法

当系统的位同步采用自同步方法时，发送端不专门发送导频信号，而直接从数字信号中提取位同步信号，这种方法在数字通信中经常采用，而自同步法具体又可分为滤波法和锁相法。

a.滤波法

根据基带信号的谱分析可以知道，对于不归零的随机二进制序列，不能直接从其中滤出位同步信号。但是，若对该信号进行某种变换，例如，变成单极性归零脉冲后，则该序列中就有f＝1/T_b的位同步信号分量，经一个窄带滤波器，可滤出此信号分量，再将它通过一个移相器调整相位后，就可以形成位同步脉冲。它的特点是先形成含有位同步信息的信号，再用滤波器将其滤出。而单极性归零边沿脉冲信号，由于其包含f＝1/T_b的位同步信号分量，一般作为提取位同步信号的中间变换过程。

b.锁相法

把采用锁相环来提取位同步信号的方法称为锁相法。在数字通信中，这种锁相电路常采用数字锁相环来实现。锁相环是一个相位误差控制系统。它比较输入信号和振荡器输出信号之间的相位差，从而产生误差控制信号来调整振荡器的频率，以达到与输入信号同频率同相位。

采用锁相法提取位同步，它由高稳定度振荡器(晶振)、分频器、相位比较器和控制电路组成。高稳定度振荡器产生的信号经整形电路变成周期性脉冲，然后经控制器再送入分频器，输出位同步边沿脉冲信号。输入相位基准与由高稳定振荡器产生的经过整形的n次分频后的相位脉冲进行比较，由两者相位的超前或滞后，来确定扣除或附加一个脉冲，以调整位同步脉冲的相位。

自同步法不需导频信号，因此信号功率可以大一些，以提高噪功率比。可以防止插入导频法中导频和信号间由于滤波不好而引起的互相干扰，也可以防止信道不理想引起导频相位的误差(在信号和导频范围引起不同的畸变)。但是，有些调制系统并不能使用自同步法，如SSB(单边带)系统。

发明内容

针对现有技术存在的不足，本发明提出一种基于FPGA的加噪信号同步时钟提取装置，以达到系统具有良好抗噪性、高速、高精确度的目的。

一种基于FPGA的加噪信号同步时钟提取装置，包括AD采样电路，此外，还包括FPGA，所述的FPGA中包括数据采集模块、FIR低通滤波模块、电平判决模块、边沿检测模块、同频时钟生成模块和相位调整模块，所述的边沿检测模块包括第一边沿检测模块、第二边沿检测模块，其中：

AD采样电路：用于将输入的模拟谐波信号转换为12位的数字信号，提供给FPGA做下一步的处理。

数据采集模块：用于驱动AD采样电路进行采样，并将AD采集电路采集的数据读取到FPGA内，提供给FIR低通滤波模块；