[发明专利]一种基于FPGA的加噪信号同步时钟提取装置

权利要求书

1.一种基于FPGA的加噪信号同步时钟提取装置，包括AD采样电路，其特征在于：还包括FPGA，所述的FPGA中包括数据采集模块、FIR低通滤波模块、电平判决模块、边沿检测模块、同频时钟生成模块和相位调整模块，所述的边沿检测模块包括第一边沿检测模块、第二边沿检测模块，其中：

数据采集模块：用于驱动AD采样电路进行采样，并将AD采集电路采集的数据读取到FPGA内，提供给FIR低通滤波模块；

FIR低通滤波模块：用于对数字信号进行滤波，去除其中的高频噪声，将信号提供给电平判决模块；

电平判决模块：用于将滤波之后的信号判决为0或1的二值数据，产生方波信号，提供给边沿检测模块；

第一边沿检测模块：用于检测方波信号的上升沿和下降沿，产生边沿脉冲信号并提供给同频时钟生成模块、相位调整模块；

同频时钟生成模块：用于将FPGA的系统时钟信号分频，产生与方波信号的边沿脉冲信号同频率的时钟信号，提供给第二边沿检测模块；

第二边沿检测模块：用于检测同频时钟信号的上升沿，产生边沿脉冲信号并提供给相位调整模块；

相位调整模块：用于比较方波信号的边沿脉冲信号与同频时钟信号的边沿脉冲信号之间的相位差，根据相位差调整同频时钟信号相位，产生输出与方波信号的边沿脉冲信号同步的时钟信号。

2.根据权利要求1所述的基于FPGA的加噪信号同步时钟提取装置，其特征在于所述的电平判决模块通过求取多个周期的滤波之后的信号幅度平均值得到判决电平，并采用滞回比较的方法比较滤波之后的信号和判决电平，从而产生跳变沿明显的方波信号。

3.根据权利要求1所述的基于FPGA的加噪信号同步时钟提取装置，其特征在于所述的边沿检测模块通过延时当前信号一个系统时钟周期得到延时信号，比较当前信号和延时信号是否相等，提取出信号边沿信息。

4.根据权利要求1所述的基于FPGA的加噪信号同步时钟提取装置，其特征在于所述的同频时钟生成模块在模块初始化时估算方波信号的边沿脉冲信号的频率，生成与方波信号的边沿脉冲信号频率接近的时钟；在工作时，根据方波信号的边沿脉冲信号和生成时钟的频率关系，动态调整生成时钟的频率，使生成时钟的频率逐渐逼近方波信号的边沿脉冲信号的频率。

5.根据权利要求1所述的基于FPGA的加噪信号同步时钟提取装置，其特征在于所述相位调整模块通过比较方波信号边沿脉冲信号与同频时钟信号的边沿脉冲信号，判断其相位关系是超前、同相还是落后，并逐步调整同频时钟信号的相位使二者趋于同相位。