[发明专利]一种制备浮栅的方法

说明书

技术领域

本发明涉及半导体集成电路及其制造领域，尤其涉及一种制备浮栅的方法。

背景技术

随着闪存器件尺寸的减少，浮栅（Floating Gate,简称FG）的长度也越来越小，如0.12um闪存的浮栅长度只有0.12um，而到了65nm及其以下时，浮栅的长度也会缩小到70nm以下。

在制备工艺中，形成浅沟道隔离层图案和浮栅的制备是同时进行，后续工艺是隔离层高温氧化和退火(STI linear oxide and anneal) 工艺，通常环境温度会在1000℃以上，由于此时浮栅的侧壁是露在外面的，且浮栅为重掺杂，所以在高温氧化和退火条件下，氧原子会横向扩散，这样就会导致浮栅下面氧化层出现类似于LOCOS工艺中的鸟嘴效应（bird’s beak or smiling effect），从而造成栅氧化层厚度不均匀，以致影响到最终器件的编程能力。

图1是本发明背景技术中标准叠栅存储器的横截面结构示意图，图2是本发明背景技术中标准叠栅存储器的俯视结构示意图；如图1-2所示，标准叠栅存储器的结构为衬底11，衬底11上嵌入设置有STI，栅氧化层（Gate Oxide，简称GO）12覆盖衬底11的上表面，浮栅（Floating Gate，简称FG）13覆盖栅氧化层12的上表面，多晶硅间氧化层（Interpoly Oxide，简称IPO）14覆盖浮栅13和STI的上表面，控制栅（Control Gate，简称CG）15覆盖多晶硅间氧化层14的上表面。

图3是本发明背景技术中LOCOS工艺中常遇到的鸟嘴效应的结构示意图；如图3所示，覆盖在硅衬底21上表面的垫氧化层由于被氮氧化硅层25和氮化硅层24部分覆盖，未被氮化硅层24掩蔽氧化的垫氧化层被选择性氧化形成较厚二氧化硅层22，这样在二氧化硅层22和未被氧化的的垫氧化层23之间就形成鸟嘴区26。

图4-8是本发明背景技术中传统的浮栅制备工艺流程结构示意图；如图4-8所示，在硅衬底31上依次淀积栅氧化物层32、浮栅33和氮化硅层34，旋涂光刻胶曝光显影后去除剩余光刻胶形成光阻35，以光阻35为掩膜依次刻蚀氮化硅层34、浮栅33、栅氧化物层32及部分硅衬底31，去除光阻35形成浅沟槽隔离层（STI），继续高温氧化退火工艺，以修复衬底刻蚀中的损伤（damage），形成于STI的底部及其侧壁上形成氧化层36，同时在STI侧壁附近的剩余浮栅331被氧化形成氧化物层，从而形成鸟嘴区35，继续HDP或HARP填充工艺。

由于在高温氧化退火工艺步骤中，刻蚀剩余浮栅331的侧壁是露在外面的，所以出现鸟嘴效应，导致浮栅下面的厚度出现不均匀，造成器件的编程能力受到影响。

发明内容

本发明公开了一种制备浮栅的方法，其中，包括以下步骤：

步骤S1：在一衬底上依次沉积栅氧化物层、浮栅和氮化硅层，所述栅氧化物层覆盖衬底的上表面，所述浮栅覆盖所述栅氧化物层的上表面，所述氮化硅层覆盖所述浮栅的上表面；

步骤S2：采用光刻工艺，在所述氮化硅层的上表面形成光阻，并以该光阻为掩膜依次刻蚀所述氮化硅层、浮栅和栅氧化物层至硅衬底；

步骤S3：去除所述光阻后，形成凹槽，并沉积氧化硅层覆盖剩余氮化硅层上表面和所述凹槽的底部及其侧壁；

步骤S4：继续刻蚀工艺刻蚀所述硅衬底，形成STI后，并依次进行高温氧化热退火工艺和填充工艺。

上述的制备浮栅的方法，其中，所述步骤S3中采用低温原子沉积工艺沉积所述氧化硅层。

上述的制备浮栅的方法，其中，所述低温原子沉积工艺的温度为300~500℃，所述氧化硅层的厚度为100~500A。

上述的制备浮栅的方法，其中，所述步骤S4中刻蚀所述硅衬底的刻蚀选择比大于50:1。

上述的制备浮栅的方法，其中，所述填充工艺为高密度等离子体填充工艺或高深宽比填充工艺。

上述的制备浮栅的方法，其中，所述高密度等离子体填充工艺的填充物为氧化硅。

上述的制备浮栅的方法，其中，所述栅氧化物层的厚度为90~110A。

上述的制备浮栅的方法，其中，所述浮栅的高度为200~600A。

上述的制备浮栅的方法，其中，所述浮栅的掺杂度为5E19~5E20/cm2。

上述的制备浮栅的方法，其中，所述高温氧化热退火工艺的温度为950~1200℃。