[发明专利]倍压电路以及包括其的射频识别标签芯片

权利要求书

1.一种倍压电路(30)，其特征在于，包括：

第一PMOS晶体管(310)；

与所述第一PMOS晶体管(310)串联连接形成第一传输通路的第二MOS晶体管(320)；

第三PMOS晶体管(410)；

与所述第三PMOS晶体管(410)串联连接形成第二传输通路的第四MOS晶体管(420)。

2.如权利要求1所述的倍压电路(30)，其特征在于，该倍压电路(30)还包括：

分别用于控制所述第一PMOS晶体管(310)、第二MOS晶体管(320)、第三PMOS晶体管(410)和第四MOS晶体管(420)的导通和关断的第一逻辑电路(311)、第二逻辑电路(321)、第三逻辑电路(411)和第四逻辑电路(421)；

第一电容(330)，其第一端连接至第一传输通路上的第一PMOS晶体管(310)与第二MOS晶体管(320)之间的第二节点(D)，其第二端接入第四时钟信号(CLKB)；以及

第二电容(430)，其第一端连接至第二传输通路上的第三PMOS晶体管(410)与第四MOS晶体管(420)之间的第一节点(C)，其第二端接入第三时钟信号(CLKA)；

其中，所述第二节点(D)的电平信号被反馈输入至所述第一逻辑电路(311)和第四逻辑电路(421)，同时，第二时钟信号(CLKBM)输入至所述第一逻辑电路(311)和第四逻辑电路(421)；

所述第一节点(C)的电平信号被反馈输入至所述第二逻辑电路(321)和第三逻辑电路(411)，同时，第一时钟信号(CLKAM)输入至所述第二逻辑电路(321)和第三逻辑电路(411)；

所述倍压电路(30)的输入端(Vin)同时连接所述第一PMOS晶体管(310)和第三PMOS晶体管(410)的源端/漏端，所述倍压电路(30)的输出端(Vout)同时连接所述第二PMOS晶体管(320)和第四PMOS晶体管(420)的漏端/源端。

3.如权利要求2所述的倍压电路(30)，其特征在于，所述第一逻辑电路(311)、第二逻辑电路(321)、第三逻辑电路(411)和/或第四逻辑电路(421)用于输出低电平的电位基本为0、高电平的电位基本为2倍于正常电源电压(V_DD)的信号，以分别控制第一PMOS晶体管(310)、第二MOS晶体管(320)、第三PMOS晶体管(410)和第四MOS晶体管(420)的栅端在该低电平偏置时导通、在该高电平偏置时关断。

4.如权利要求1或2所述的倍压电路(30)，其特征在于，所述第一PMOS晶体管(310)、第二MOS晶体管(320)、第三PMOS晶体管(410)和第四MOS晶体管(420)为耗尽型PMOS晶体管或者增强型PMOS晶体管。

5.如权利要求2或3所述的倍压电路(30)，其特征在于，所述第一电容(330)和第二电容(430)为MOS电容。

6.如权利要求2或3所述的倍压电路(30)，其特征在于，设置所述第一时钟信号(CLKAM)、第二时钟信号(CLKBM)、第三时钟信号(CLKA)和第四时钟信号(CLKB)的相位关系以使所述倍压电路(30)的输出端的输出电压基本等于两倍于正常电源电压(V_DD)。

7.如权利要求6所述的倍压电路(30)，其特征在于，所述第一时钟信号(CLKAM)、第二时钟信号(CLKBM)、第三时钟信号(CLKA)和第四时钟信号(CLKB)的低电平和高电平分别为0电位和正常电源电压(V_DD)。

8.如权利要求2或3所述的倍压电路(30)，其特征在于，所述第一节点(C)和第二节点(D)的低电平和高电位分别为正常电源电压(V_DD)、2倍于正常电源电压(2V_DD)。

9.一种射频识别标签芯片，其特征在于，包括如权利要求1至8中任一项所述的倍压电路(30)。

10.如权利要求9所述的射频识别标签芯片，其特征在于，还包括：用于产生所述第一时钟信号(CLKAM)、第二时钟信号(CLKBM)、第三时钟信号(CLKA)和第四时钟信号(CLKB)的信号的四相位时钟产生电路(50)。