[发明专利]信号处理装置、方法、SERDES 和处理器

说明书

技术领域

本发明涉及信号处理技术领域，尤其涉及一种信号处理装置、方法、SERDES和处理器。 

背景技术

随着对信息流量需求的不断增长，传统并行接口技术成为进一步提高数据传输速率的瓶颈。串行通信技术SERDES正在取代传统并行总线而成为高速接口技术的主流。 

SERDES是英文SERializer(串行器)/DeSerializer(解串器)的简称。它是一种时分多路复用(TDM)、点对点的通信技术，即在发送端多路低速并行信号被转换成高速串行信号，经过传输媒体(光缆或铜线)，最后在接收端高速串行信号重新转换成低速并行信号。这种点对点的串行通信技术充分利用传输媒体的信道容量，减少所需的传输信道和器件引脚数目，从而大大降低通信成本。 

SERDES技术最早应用于广域网(WAN)通信，现在SERDES技术同样应用于局域网(LAN)通信。随着半导体技术的迅速发展，计算机的性能和应用取得了长足进步。可是，传统并行总线技术——PCI却跟不上处理器和存储器的进步而成为提高数据传输速率的瓶颈。为解决计算机IO瓶颈而提出新一代PCI标准PCI Express。PCI Express是一种基于SERDES的串行双向通信技术，支持芯片与芯片和背板与背板之间的通信。国际互联网络和信息技术的兴起促成了计算机和通信技术的交汇，而SERDES串行通信技术逐步取代传统并行总线正是这一交汇的具体体现。 

基于SERDES的高速串行接口采用以下措施突破了传统并行I/O接口的数据传输瓶颈：一是采用差分信号传输代替单端信号传输，从而 增强了抗噪声、抗干扰能力；二是采用时钟和数据恢复技术代替同时传输数据和时钟，从而解决了限制数据传输速率的信号时钟偏移问题。 

如图1所示，一个典型SERDES收发机由发送通道和接收通道组成：编码器13、串行器14、发送器15以及时钟产生电路11组成发送通道；接收器16、解串器17、解码器18以及时钟恢复电路12组成接收通道。编码器13和解码器18完成编码和解码功能，其中8B/10B、64B/66B和不规则编码(scrambling)是最常用的编码方案。发送器15和接收器16完成差分信号的发送和接收，其中LVDS和CML是最常用的两种差分信号标准。串行器14和解串器17负责从并行到串行和从串行到并行的转换。串行器需要时钟产生电路11，时钟发生电路通常由锁相环(PLL)来实现。解串器17需要时钟和数据恢复电路(CDR)12，时钟恢复电路12通常也由锁相环来实现，但有多种实现形式如相位插植、过剩抽样等。通常来说，时钟发生电路和时钟恢复电路是SERDES用于信号处理的必需组件。 

现有技术中的SERDES一般成本比较高、体积比较大，在日常用的光纤传输线等设备中小型化比较困难。 

发明内容

本发明要解决的一个技术问题是提供一种信号处理装置和方法，具有成本低的优势。 

根据本发明的一个方面，提供一种信号处理装置，包括：时钟发生器，用于产生时钟信号；信号发送模块，所述信号发送模块包括：与所述时钟发生器相连的过采样编码器，用于接收W路并行输入信号，对W路并行输入信号进行R倍过采样编码，输出编码后并行信号，其中，W、R为大于等于2的整数；与所述时钟发生器相连的串行器，用于接收来自所述过采样编码器的所述编码后的并行信号，将所述编码后的并行信号转换为串行信号；发送器，用于接收来自所述串行器的串行信号，输出差分串行输出信号；和/或信号接收模块，所述信号接收模块包括：接收器，用于接收差分串行输入信号，输出串行输入信号；与 所述时钟发生器相连的解串器，用于对来自所述接收器的串行输入信号进行解串获得并行信号；与所述时钟发生器相连的解码合成器，用于对来自所述解串器的并行信号进行解码和R倍合成以获得W路并行输入信号，其中，W、R为大于等于2的整数。 

可选地，时钟发生器具有N×W×R的时钟频率，其中，N为W路并行输入信号的数据速率。 

可选地，过采样编码器包括：过采样单元，用于接收W路并行输入信号，对W路并行输入信号进行R倍过采样，输出过采样的R×W路并行信号；编码单元，用于接收来自所述过采样单元的R×W路并行信号，将所述R×W路并行信号编码后输出。 

可选地，解码合成器包括：解码单元，用于接收来自所述解串器的并行信号，对来自所述解串器的并行信号进行解码，获得解码后的R×W路并行信号；合成单元，用于接收来自所述解码单元的R×W路并行信号进行R倍合成以获得W路并行输入信号。