[发明专利]相变存储器、其底部接触结构及其各自制作方法

说明书

技术领域

本发明涉及半导体制造领域，尤其涉及一种相变存储器底部接触结构、其制作方法、及包含该底部接触结构的相变存储器及其制作方法。

背景技术

相变存储器作为一种新兴的非易失性存储技术，在读写速度、读写次数、数据保持时间、单元面积、多值实现等诸多方面较快闪存储器FLASH都具有较大的优越性，成为目前不挥发存储技术研究的焦点。相变存储技术的不断进步使之成为未来不挥发存储技术市场的主流产品。

在相变存储器(PCRAM)中，可以通过对记录了数据的相变层进行热处理，而改变存储器的值。构成相变层的相变材料会由于所施加电流的加热效果而进入结晶状态或非晶状态。当相变层处于结晶状态时，PCRAM的电阻较低，此时存储器赋值为“0”。当相变层处于非晶状态时，PCRAM的电阻较高，此时存储器赋值为“1”。因此，PCRAM是利用当相变层处于结晶状态或非晶状态时的电阻差异来写入/读取数据的非易失性存储器。

图1所示为现有的相变存储器的结构，包括底部电极11、顶部电极12，以及底部电极11与顶部电极12之间的相变层13。其中，相变层13的晶态转变过程需要加热，该加热一般是使用底部电极11对相变层13进行加热，而顶部电极12仅起到互连作用。底部电极11对相变层13的加热效果好坏将直接影响相变存储器的读写速率。为了获得良好的加热效果，相变存储器一般采用较大的驱动电流，例如，写操作的电流要达到1mA左右，然而，驱动电流并不能无限制地上升，大的驱动电流会造成外围驱动电路以及逻辑器件的小尺寸化较难实现。

针对上述问题，现有技术也有采用缩小底部电极11与相变层13构成的欧姆接触的接触面积，以提高接触电阻。然而，随着半导体工艺的关键尺寸(CD)进入45nm时代，如何制作小于45nm的底部接触结构具有一定困难。

在此情形下，本发明提供一种新的相变存储器底部接触结构、其制作方法，以解决上述问题。

发明内容

本发明解决的问题是提出一种新的相变存储器底部接触结构、其制作方法，以解决现有的相变存储器的底部接触结构形成的欧姆接触仍太大的问题。

为解决上述问题，本发明一种相变存储器底部接触结构的制作方法，其特征在于，包括：

提供半导体衬底，所述半导体衬底上至少形成有包埋在第一介电层中的导电插塞；

在所述导电插塞及第一介电层上至少形成第二介电层；

利用光刻、刻蚀在所述第二介电层内形成暴露部分所述导电插塞的沟槽；

在所述第二介电层、沟槽内淀积导电层；

利用光刻工艺在所述沟槽外的导电层上定义出垂直沟槽的条状区域，保留位于所述导电插塞、及所述条状区域上的导电层，去除其它区域的导电层；

在所述沟槽内填充第三介电层，并CMP去除沟槽外的第三介电层及导电层。

可选地，所述半导体衬底上还形成有有源区，所述有源区与所述导电插塞电连接。

可选地，所述第一介电层、第二介电层、第三介电层的材质相同。

可选地，所述第二介电层形成前，所述导电插塞及第一介电层上还形成有刻蚀停止层。

可选地，淀积在沟槽侧壁上的导电层的厚度小于10nm。

可选地，所述淀积的导电层的材质为氮化钛。

可选地，在所述沟槽内填充第三介电层前，还进行在所述沟槽内淀积研磨终止层的步骤。

本发明还提供一种相变存储器底部接触结构，根据上述任一项所述的制作方法形成。

此外，除了制作相变存储器的底部接触结构，本发明还提供了一种相变存储器的制作方法，在制作完底部接触结构后，还进行淀积相变材料层，在所述相变材料成上形成顶部接触结构的步骤。

相应地，本发明也提供了根据上述相变存储器制作方法形成的相变存储器。

与现有技术相比，本发明具有以下优点：首先在半导体衬底上形成沟槽，将直接形成在有源区上的导电插塞或形成在金属层之间的导电插塞的部分区域暴露出来；接着，在该沟槽内形成一层薄的导电层，此步骤称为第一次减小接触面积的步骤；然后，去除覆盖在该沟槽侧壁的薄的导电层的部分区域，但保留的区域仍通过导电插塞与有源区形成电连接，此步骤称为第二次减小接触面积的步骤；通过上述两个步骤，实现了在45nm技术下，制作小于45nm的相变层底部接触结构；该制作方法中的技术都为半导体工艺中的常用步骤，实现代价低。

附图说明

图1是现有技术的相变存储器结构示意图；

图2是本发明实施例提供的相变存储器底部接触结构的制作方法流程图；