[发明专利]具超低介电常数层间介电质的双大马士革结构的形成方法

说明书

技术领域

本发明涉及半导体集成电路及其制造领域，尤其涉及一种具有超低介电常数层间介电质的铜双大马士革结构的形成方法。

背景技术

随着集成电路的集成度不断提高，半导体技术也持续的飞速发展。在半导体制造工艺中，由于铝互连线具有良好的导电性能，且铝与介电质材料、半导体材料之间具有很好的粘附性能，所以被广泛的应用于集成电路的后段互连；然而，随着集成度的进一步提高，使得导线的尺寸越来越小，而铝导线的电阻就显得较高，已经难以满足高电流密度的要求，因此铝互连线逐渐过渡到铜导线。

另外，由于电容电阻延迟效应的逐渐增加，介电质材料从最初的氧化硅（介电常数为4左右）过渡到氟硅玻璃（介电常数为3.7左右）直至掺碳的氧化硅（介电常数为3左右），45nm及其以下的工艺中，甚至采用具有一定孔洞的超低介电常数材料（介电常数小于2.5）。

超低介电常数材料的合理应用能够降低电容电阻延迟效应，然而，由于其孔洞的存在，也给具有该材料的半导体制备带来了很多挑战：例如超低介电常数材料的力学性能较差，杨氏模量和硬度与传统的半导体材料相比都比较低，同时容易在后续的半导体加工工艺中，产生介电常数升高的现象，尤其是如果经过一个不合适的干法蚀刻加工工艺以后，该薄膜的介电常数会升高的更多而达不到超低介电常数的要求。

因此在半导体加工过程中，对于超低介电常数薄膜需要尽可能的避免干法蚀刻对其的影响，然而传统的铜大马士革制备工艺却不能够避免这一影响。

图1-6是传统的具有超低介电常数介电质层的铜双大马士革结构制备工艺的结构流程示意图；如图1-6所示，在传统的具有超低介电常数介电质层的铜双大马士革结构制备工艺中，首先，在硅衬底（Si substrate）11上依次沉积介电阻挡层（材质为SiN或SiCN）12、超低介电常数介电质层（Ultra Low K film）13和绝缘层（材质为SiO₂）14，旋涂光刻胶曝光显影后去除剩余光刻胶形成光阻15，光阻15部分覆盖绝缘层14的上表面，并以该光阻15为掩膜进行通孔光刻（Via Photo）工艺，去除剩余光刻胶形成贯穿绝缘层14、超低介电常数介电质层13和介电阻挡层12至硅衬底11的通孔16和剩余介电阻挡层121；然后，再次旋涂光刻胶曝光显影后去除剩余光刻胶形成光阻19，光阻19充满通孔16及覆盖剩余绝缘层141的部分上表面，并以该光阻19为掩膜进行沟槽光刻（Trench Photo）工艺，刻蚀去除暴露的剩余绝缘层141和部分剩余超低介电常数介电质层131，去除光刻胶15形成沟槽17；最后，电镀铜（Cu plating）18充满沟槽17并覆盖再次刻蚀剩余的绝缘层142的上表面，并采用化学机械研磨（Chemical Mechanical Polishing，简称CMP）工艺去除覆盖在绝缘层142上表面和部分沟槽中的铜18及绝缘层142，以形成具有超低介电常数介电质层的铜双大马士革结构。

 但是，由于超低介电常数介电质层具有较多的孔洞，其在该流程图中，需经过两次干法蚀刻（通孔光刻工艺和沟槽光刻工艺均采用干法刻蚀工艺），这样超低介电常数介电质层的质量会受到一定程度的损伤（图中虚线部分），致使其介电常数会有所升高，甚至是由光刻所定义的尺寸也会有所变形，并且由于其力学性能相对较低，对其后续的加工工艺也带来了很大的挑战。

发明内容

本发明公开了一种具有超低介电常数层间介电质的铜双大马士革结构的形成方法，其中，包括以下步骤：

步骤S1：在一硅衬底上依次淀积介电阻挡层、低介电常数层间介电质层和绝缘层，旋涂光刻胶覆盖所述绝缘层的上表面，曝光显影后进行通孔刻蚀工艺，以形成通孔；

步骤S2：再次旋涂光刻胶充满通孔及覆盖剩余绝缘层的上表面，曝光显影后进行沟槽刻蚀工艺，以形成沟槽；

步骤S3：电镀铜充满沟槽及覆盖再次刻蚀后剩余绝缘层的上表面，进行平坦化工艺，形成低介电常数层间介电质的铜双大马士革结构；

步骤S4：旋涂光刻胶覆盖剩余铜和再次刻蚀后剩余绝缘层的上表面，曝光显影后进行薄膜沟槽刻蚀工艺，形成超低介电常数薄膜沟槽；

步骤S5：沉积超低介电常数介电质层充满所述薄膜沟槽并覆盖剩余铜和第三次刻蚀后剩余绝缘层的上表面，采用紫外线对所述超低介电常数介电质层进行照射后，继续平坦化工艺，形成超低介电常数层间介电质的铜双大马士革结构。