[发明专利]一种串行接口快闪存储器及时钟倍频电路

说明书

技术领域

本发明涉及电路领域，尤其涉及一种串行接口快闪存储器及时钟倍频电路。

背景技术

串行接口快闪存储器(SPI FLASH)是一种广泛应用的FLASH存储器。

如图1所示，SPI FLASH采用串行的数据输入/输出方式，主要基于单倍传输速率(SDR)接口模式。由于所有的指令，地址和数据(比如图1中所示的时钟信号CLK、输入数据DI、输出数据DO及信号WP#、HOLD#、CS#)都是串行地输入/输出，因此传输速率慢成为SPI FLASH的最大缺点。其中采用DDR(双倍传输速率)、SPI接口时CLK、DI和DO的时序图如图2所示，采用DDR、QPI(QuickPath Interconnect，快速通道互联)时CLK和输入/输出信号I/O的时序图如图3所示。

加快时钟频率能提高SPI FLASH的数据传输速率。但是过快的时钟会急剧加大系统设计的难度，导致系统的抗噪声能力和稳定性变差。

现有的一种提高快闪存储器数据传输速率的解决方案是：时钟转换电路对外部时钟的上升沿和下降沿进行采样，并将采样结果作为内部时钟信号输出，从而实现了两倍于外部时钟频率的数据传输速率。另外，通过与端口复用等技术结合，还可以进一步提高串行接口快闪存储器的数据传输速率。

不足是延时电路产生的延时会随着工艺/电源电压/温度的变化而变化，这种变化幅度能达到+/-40％。延时变化范围太大，导致access time变化范围太大，系统无法得到比较稳定的采样窗口，导致采样失败。

双倍传输速率(DDR)接口能在相同的时钟频率下，实现双倍的数据传输速度，应用于SPI FLASH能带来大幅度的性能提升。但由于DDR和SDR接口方式不同，往往互不兼容，需要对SPI FLASH的控制器和接口电路等众多模块进行重新设计。

发明内容

本发明要解决的技术问题是如何使快闪存储器兼容SDR和DDR两种数据传输模式。

为了解决上述问题，本发明提供了一种串行接口快闪存储器，包括：

选择电路，用于在所述时钟信号和倍频的时钟中选择一路作为本串行接口快闪存储器的时钟信号；

时钟倍频电路，包括：

第一延时模块，包括依次串联的主延时单元和多个第一辅助延时单元；其中主延时单元接收时钟信号；

控制模块，用于在每个时钟信号的下降沿，检测所述第一延时模块中主延时单元及各第一辅助延时单元输出信号的双倍延时信号中高电平的个数，根据该高电平的个数相应选择所述第一延时模块中的主延时单元或一个第一辅助延时单元的输出信号作为延时结果信号；主延时单元或第一辅助延时单元的输出信号的双倍延时信号是指相对于时钟信号的延时时长是该输出信号两倍的信号；

异或模块，用于对所述时钟信号和所述延时结果信号进行异或，得到倍频的时钟信号。

进一步地，所述第一延时模块中包括N-1个第一辅助延时单元，N为大于1的正整数；

所述控制模块还用于在上电后在所述第一延时模块中选择主延时单元后的第N1个第一辅助延时单元的输出信号作为所述延时结果信号；如果N为双数，则N1为N/2；如果N为单数，则N1为N/2向上或向下取整。

进一步地，所述控制模块根据高电平的个数相应选择所述第一延时模块中的主延时单元或一个第一辅助延时单元的输出信号作为延时结果信号是指：

如果高电平只有一个，则所述控制模块在所述第一延时模块中选择主延时单元的输出信号作为所述延时结果信号；如果高电平有M个，则所述控制模块选择第一延时模块中主延时单元后的第M-1个第一辅助延时单元的输出信号作为所述延时结果信号，其中M为大于1、小于或等于N的整数。

进一步地，所述第一延时模块还包括：

N-1个选通器件；所述第一延时模块中主延时单元及各第一辅助延时单元的输出端分别连接一个选通器件选通的两端中的一端，各选通器件选通的两端中的另一端相连；

所述控制模块选择所述第一延时模块中主延时单元或一个第一辅助延时单元的输出信号作为延时结果信号是指：

所述控制模块将第一延时模块中主延时单元或一个第一辅助延时单元输出端连接的选通器件短路，将其它选通器件开路。

进一步地，所述时钟倍频电路还包括：

第二延时模块，包括依次串联的主延时单元和N-1个第二辅助延时单元；其中主延时单元和第一延时模块中的主延时单元的延时长度相同，用于接收所述第一延时模块中主延时单元的输出信号；所述第二辅助延时单元的延时长度是所述第一辅助延时单元的两倍；