[发明专利]一种串行接口快闪存储器及时钟倍频电路

权利要求书

1.一种串行接口快闪存储器，其特征在于，包括：

选择电路，用于在所述时钟信号和倍频的时钟中选择一路作为本串行接口快闪存储器的时钟信号；

时钟倍频电路，包括：

第一延时模块，包括依次串联的主延时单元和多个第一辅助延时单元；其中主延时单元接收时钟信号；

控制模块，用于在每个时钟信号的下降沿，检测所述第一延时模块中主延时单元及各第一辅助延时单元输出信号的双倍延时信号中高电平的个数，根据该高电平的个数相应选择所述第一延时模块中的主延时单元或一个第一辅助延时单元的输出信号作为延时结果信号；主延时单元或第一辅助延时单元的输出信号的双倍延时信号是指相对于时钟信号的延时时长是该输出信号两倍的信号；

异或模块，用于对所述时钟信号和所述延时结果信号进行异或，得到倍频的时钟信号。

2.如权利要求1所述的串行接口快闪存储器，其特征在于：

所述第一延时模块中包括N-1个第一辅助延时单元，N为大于1的正整数；

所述控制模块还用于在上电后在所述第一延时模块中选择主延时单元后的第N1个第一辅助延时单元的输出信号作为所述延时结果信号；如果N为双数，则N1为N/2；如果N为单数，则N1为N/2向上或向下取整。

3.如权利要求2所述的串行接口快闪存储器，其特征在于，所述控制模块根据高电平的个数相应选择所述第一延时模块中的主延时单元或一个第一辅助延时单元的输出信号作为延时结果信号是指：

如果高电平只有一个，则所述控制模块在所述第一延时模块中选择主延时单元的输出信号作为所述延时结果信号；如果高电平有M个，则所述控制模块选择第一延时模块中主延时单元后的第M-1个第一辅助延时单元的输出信号作为所述延时结果信号，其中M为大于1、小于或等于N的整数。

4.如权利要求2所述的串行接口快闪存储器，其特征在于，所述第一延时模块还包括：

N-1个选通器件；所述第一延时模块中主延时单元及各第一辅助延时单元的输出端分别连接一个选通器件选通的两端中的一端，各选通器件选通的两端中的另一端相连；

所述控制模块选择所述第一延时模块中主延时单元或一个第一辅助延时单元的输出信号作为延时结果信号是指：

所述控制模块将第一延时模块中主延时单元或一个第一辅助延时单元输出端连接的选通器件短路，将其它选通器件开路。

5.如权利要求2到4中任一项所述的串行接口快闪存储器，其特征在于，所述时钟倍频电路还包括：

第二延时模块，包括依次串联的主延时单元和N-1个第二辅助延时单元；其中主延时单元和第一延时模块中的主延时单元的延时长度相同，用于接收所述第一延时模块中主延时单元的输出信号；所述第二辅助延时单元的延时长度是所述第一辅助延时单元的两倍；

所述控制模块检测所述第一延时模块中主延时单元及各第一辅助延时单元输出信号的双倍延时信号中高电平的个数是指：

所述控制模块检测所述第二延时模块中主延时单元及各第二辅助延时单元的输出信号，如果输出信号为高电平则值为1，输出信号为低电平则值为0，将所述第二延时模块中主延时单元及各第二辅助延时单元的输出信号的值的总和作为高电平的个数。

6.一种时钟倍频电路，其特征在于，包括：

第一延时模块，包括依次串联的主延时单元和多个第一辅助延时单元；其中主延时单元接收时钟信号；

控制模块，用于在每个时钟信号的下降沿，检测所述第一延时模块中主延时单元及各第一辅助延时单元输出信号的双倍延时信号中高电平的个数，根据该高电平的个数相应选择所述第一延时模块中的主延时单元或一个第一辅助延时单元的输出信号作为延时结果信号；主延时单元或第一辅助延时单元的输出信号的双倍延时信号是指相对于时钟信号的延时时长是该输出信号两倍的信号；

异或模块，用于对所述时钟信号和所述延时结果信号进行异或，得到倍频的时钟信号。

7.如权利要求6所述的时钟倍频电路，其特征在于：

所述第一延时模块中包括N-1个第一辅助延时单元，N为大于1的正整数；

所述控制模块还用于在上电后在所述第一延时模块中选择主延时单元后的第N1个第一辅助延时单元的输出信号作为所述延时结果信号；如果N为双数，则N1为N/2；如果N为单数，则N1为N/2向上或向下取整。