[发明专利]具有埋入式位线及垂直晶体管的存储装置以及其制作方法

说明书

技术领域

本发明关于一种存储技术，特定是关于一种具有弓形(circle-segment)横断面的埋入式位线以及位于埋入式位线上方的垂直晶体管的4F2存储单元，以及埋入式位线和垂直晶体管的制作方法。

背景技术

为增进集成电路的运作速度且同时符合消费者对于微型化电子装置的需求，运用于半导体装置的晶体管的尺寸持续缩减。由于晶体管的尺寸缩小，晶体管的电子沟道区的长度亦随之减少，因此将可能造成晶体管发生严重的短沟道效应，以及晶体管的开启电流(ON current)的降低。

为解决上述问题，公知技术中包括增加电子沟道区的掺杂浓度的作法，然而，此作法将引起漏电流的增加，而不利于半导体装置的可靠度。另一种作法为设置一垂直晶体管结构，例如：形成垂直晶体管结构在衬底的深沟渠中，此作法可改善集成电路的运作速度以及集成度(integration)，且减缓短沟道效应。因此，如何改善垂直晶体管的结构设计以及电子沟道区的电流控制实为相关技术者所欲改进的课题。

发明内容

本发明其中一个目的在于提供一种埋入式位线的结构以及一种垂直晶体管的结构，以改善集成电路的运作速度及集成度。

本发明的一优选实施例提供了一种形成埋入式位线的方法，包括下列步骤。提供一衬底，且所述衬底具有一条状区域(line-shaped region)。在所述衬底的条状区域中形成一条状沟渠，其中条状沟渠具有一侧壁以及一底面。然后，加大条状沟渠的底面，使底面形成一弧状底面。接下来，在邻近弧状底面的衬底中形成一掺杂区(doping area)，且在掺杂区旁形成一埋入式导电层。

本发明的另一优选实施例提供了一种垂直晶体管。垂直晶体管包括一衬底、一栅极、一第一源极区、一第二源极区、一漏极区、一沟道区以及一栅极介电层。所述衬底具有一沟渠，且所述栅极设置于此沟渠中。源极区设置在栅极下方的衬底中，其中源极区包含一第一源极区以及一第二源极区，且第一源极区和第二源极区均包含有一半月形(half-moon)横断面。漏极区设置于栅极上。沟道区设置于栅极的两侧，并位于源极区以及汲极区之间。栅极介电层设置于栅极区以及沟道区之间。

本发明所提供的方法可同时形成埋入式位线以及浅沟渠隔离结构(shallow trench isolation，STI)，有助于简化垂直晶体管的生产步骤。此外，本发明所提供的方法也具备自对准校正(self-alignment)的效果，因此，可更精确形成埋入式位线，有助于改善垂直晶体管的特性。

本发明的这类目的与其它目的将可在阅者读过下文中以多种图示与绘图来描述的优选实施例的细节说明后变得更为显见。

附图说明

本说明书内含附图构成了本说明书的一部分，以使阅者能够对本发明实施例有进一步的了解。该些图示描绘了本发明一些实施例并连同本文描述一起说明了其原理。在这些图示中：

图1所示为本发明的一优选实施例的垂直晶体管的示意图。

图2所示为本发明的一优选实施例的垂直晶体管阵列的示意图。

图3至图10所示为本发明的一优选实施例的埋入式位线的制作方法示意图。

图11、图12、图13、图14以及图15所示为本发明的一优选实施例的垂直晶体管的制作方法的顶视图。

图11A、图12A、图13A、图14A以及图15A分别所示为沿图11、图12、图13、图14以及图15的A-A’线段的横断面示意图。

图11B、图12B、图13B、图14B以及图15B分别所示为沿图11、图12、图13、图14以及图15的B-B’线段的横断面示意图。

图13C、图14C以及图15C分别所示为沿图13、图14以及图15的C-C’线段的横断面示意图。

须注意本说明书中的所有图示皆为图例性质。为了清楚与方便图标说明之故，图标中的各部件在尺寸与比例上可能会被夸大或缩小地呈现。图中相同的参考符号一般而言会用来标示修改后或不同的实施例中对应或类似的特征。

其中，附图标记说明如下：

具体实施方式

为使本发明所属技术领域的一般技术人员能更进一步了解本发明，下文特列举本发明的优选实施例，并配合所附图式，详细说明本发明的构成内容及所欲实现的技术效果。