[发明专利]使用电介质膜填充端间的间隙

说明书

技术领域

本发明通常涉及半导体制造。具体地，本发明涉及具有线端至线端之间的间隙的器件和在这些间隙内的电介质膜。

背景技术

半导体集成电路(IC)产业经历了快速发展。IC材料和设计的技术进步产生了多代IC，其中，每代都具有比上一代更小且更复杂的电路。然而，这些进步增加了处理和制造IC的复杂性，并且对于将被实现的进步，需要IC工艺和制造中的类似开发。在IC演进过程中，功能密度(即，每芯片面积中互连器件的数量)通常都在增加，同时几何尺寸(即，可使用制造工艺创建的最小部件)减小。

某些半导体器件包括在基板上以平行线路所布置的多个栅极。栅极的长度比宽度大得多，并且通常在端间配置的单条线路上具有多个栅极。本文中将在平行线路之间的间隙称作“线间间隙”，并且本文中将在相同线路上的栅极之间的间隙称作“端间间隙”。栅极形成有围绕伪栅极的侧壁隔离件。用于制造侧壁隔离件的膜没有完全填充线间间隙或者端间间隙。然后，在栅极的上方形成接触蚀刻停止层(CESL)，并且在CESL的上方形成层间电介质(ILD)。将ILD用于填充在平行线路之间的间隙并且还填充端间间隙。

然后，去除ILD、CSEL、以及侧壁隔离膜的部分，暴露伪栅极。然而，当去除ILD的时候，这些工艺在某些端间间隔件中留下了气隙。栅极金属的后续沉积可以在端间间隙中留下金属，受到随后覆盖盒对准的干扰并且导致接触短路。因此，需要改善的半导体器件和制造该改善的半导体器件的方法。

发明内容

本发明提供了多个实施例。在一实施例中，用于制造半导体器件的方法包括在半导体基板上形成多个栅极结构。将该多个栅极结构配置在多条线路中，其中，在线路之间的端间间隔小于在线路之间的线间间隔。该方法进一步包括在栅极结构的上方形成蚀刻停止层，在栅极结构的上方形成层间电介质，并且在形成层间电介质以前在栅极结构的上方形成电介质膜。电介质膜结合在栅极结构之间的端间间隔中形成的端间间隙中。

在另一实施例中，半导体器件包括半导体基板和形成在半导体基板上的多个栅极。多个栅极包括具有在线路的平行线路之间的线间间隔和在栅极的共线栅极之间端间间隔的线路。半导体器件进一步包括形成在栅极的上方的层间电介质和形成在栅极和层间电介质之间的电介质膜。电介质膜结合在栅极的端间间隙内。

在另一实施例中，用于制造半导体器件的方法包括在基板上形成多个栅极。栅极包括侧壁和伪栅结构，其中，在基板上的多条平行线路中形成栅极，该基板具有的平行线路之间的间隔小于共线栅极之间的端间间隔。该方法还包括在多个栅极的上方形成层间电介质并且在多个栅极和层间电介质之间形成电介质膜，电介质膜结合在共线栅极之间的端间间隔内但是没有结合在平行线路之间。该方法进一步包括去除部分层间电介质以暴露伪栅结构。

附图说明

当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各种部件的数量和尺寸可以被任意增加或减少。

图1为根据一实施例的示例性半导体器件的一部分的自顶向下的示图。

图2为端间角度的各个制造阶段中图1的半导体器件的横截面图。

图3为线间角度的各个制造阶段中图1的半导体器件的横截面图。

图4为根据一实施例在氧化层上建立多晶硅层的器件的横截面图。

图5为与图4的线间角度相反的端间角度的图4的工艺的横截面图。

图6提供了示出用于根据一实施例制造半导体器件的方法的实施例的流程图。

具体实施方式

本发明通常涉及半导体制造。具体地，本发明涉及使用电介质膜而不是ILD填充端间间隙的器件。

以下公开提供了多种不同实施例或实例，用于实现本发明的不同特征。以下将描述组件和布置的特定实例以简化本发明。当然，这些仅是实例并且不旨在限制本发明。另外，本发明可以在多个实例中重复参考符号和/或字符。这种重复用于简化和清楚，并且其本身不表示所述多个实施例和/或配置之间的关系。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括其他部件可以形成在第一部件和第二部件之间使得第一部件和第二部件不直接接触的实施例。