[发明专利]一种串行接口快闪存储器及其设计方法

说明书

技术领域

本发明涉及电路领域，尤其涉及一种串行接口快闪存储器。

背景技术

串行接口快闪存储器是一种应用广泛的数据存储器件，但是由于所有的读写等指令、地址和数据都是串行输入输出，数据传输速率较慢成为串行接口快闪存储器的缺点。

为了提高其传输速率，现有的方案主要在提高时钟频率和管脚复用上进行改进。现有的一种提高串行接口块闪存储器的数据传输速率的解决方案是：采用时钟转换电路对外部时钟的上升沿和下降沿进行采样，并将采样结果作为内部时钟信号输出，从而实现了两倍于外部时钟频率的数据传输速率。另外，通过与端口复用等技术结合，还可以进一步提高串行接口快闪存储器的数据传输速率。

上述方案的不足是内部时钟信号的生成对外部时钟的频率大小有限制。当延时电路的延时与时钟周期的一半相等时，将不会产生内部时钟信号。另外，内部时钟信号的占空比在不同外部时钟频率下也不相同，且不可以调节，某些情况下生成的内部时钟信号的占空比太小，将会影响数据的采样。

发明内容

本发明要解决的技术问题是如何提高串行接口快闪存储器的数据传输速率。

为了解决上述问题，本发明提供了一种串行接口快闪存储器，包括：

输入接口、存储单元、输出接口；

所述输入接口为双边沿触发器，用于接收外部时钟信号作为控制信号，接收输入信号作为待采样的数据，在外部时钟信号的上升沿和下降沿对输入信号采样，得到输入数据，保存进所述存储单元中；

所述输出接口用于输出所述存储单元中的数据。

进一步地，所述输出接口用于输出所述存储单元中的数据是指：

所述输出接口为双边沿触发器，用于接收外部时钟信号作为控制信号，及从所述存储单元接收待输出的数据作为待采样的数据，在所述外部时钟信号的上升沿和下降沿采样所述待输出的数据，得到输出数据。

进一步地，所述输入接口和输出接口采用相同构造的双边沿触发器，或使用不同构造的双边沿触发器。

进一步地，当一个双边沿触发器作为输入接口时，其输入端连接的待采样的数据是所述输入信号，控制端连接所述外部时钟信号，本双边沿触发器输出的数据为输入数据；

当一个双边沿触发器作为输出接口时，其输入端连接的待采样的数据是所述待输出的信号，控制端连接所述外部时钟信号，本双边沿触发器输出的数据为输出数据。

进一步地，所述双边沿触发器包括：

第一D触发器，第二D触发器，第一反相器及第一多路选择器。

所述第一、第二D触发器的D端均连接待采样的数据；第一D触发器D1的CLK端直接连接所述外部时钟信号，第二D触发器D2的CLK端通过所述第一反相器连接所述外部时钟信号；

所述第一多路选择器的第一、第二输入端分别连接所述第一、第二D触发器的Q端，选择端连接所述外部时钟信号，当所述外部时钟信号为高电平时，输出所述第一D触发器Q端的数据，当所述外部时钟信号为低电平时，输出所述第二D触发器Q端的数据，得到本双边沿触发器输出的数据。

进一步地，所述双边沿触发器包括：

第二、第三、第四多路选择器；各多路选择器的控制端连接所述外部时钟信号，当所述外部时钟信号为高电平时，输出所述第一输入端的数据，当所述外部时钟信号为低电平时，输出所述第二输入端的数据；

所述第二多路选择器的第一输入端与输出端相连，第二输入端连接待采样的数据；所述第三多路选择器的第二输入端与输出端相连，第一输入端连接待采样的数据；所述第四多路选择器的第一、第二输入端分别与所述第二、第三多路选择器的输出端相连。

进一步地，所述双边沿触发器包括：

第二反相器，用于对所述外部时钟信号取反得到时钟反相信号；第一、第二、第三、第四、第五、第六、第七N型MOS管；及第一、第二、第三、第四、第五、第六、第七P型MOS管；

所述第一N型MOS管的源极接地，栅极连接待采样的数据，漏极连接所述第二N型MOS管的源极，该连接点为第二连接点；所述第二N型MOS管的栅极连接所述外部时钟信号，漏极与第一P型MOS管的漏极相连；所述第一P型MOS管的栅极连接所述时钟反相信号，源极与第二P型MOS管的漏极相连，该连接点为第一连接点；第二P型MOS管的源极接高电平，栅极连接待采样的数据；