[发明专利]一种串行接口快闪存储器及其设计方法

权利要求书

1.一种串行接口快闪存储器，包括：

输入接口、存储单元、输出接口；

其特征在于：

所述输入接口为双边沿触发器，用于接收外部时钟信号作为控制信号，接收输入信号作为待采样的数据，在外部时钟信号的上升沿和下降沿对输入信号采样，得到输入数据，保存进所述存储单元中；

所述输出接口用于输出所述存储单元中的数据。

2.如权利要求1所述的串行接口快闪存储器，其特征在于，所述输出接口用于输出所述存储单元中的数据是指：

所述输出接口为双边沿触发器，用于接收外部时钟信号作为控制信号，及从所述存储单元接收待输出的数据作为待采样的数据，在所述外部时钟信号的上升沿和下降沿采样所述待输出的数据，得到输出数据。

3.如权利要求2所述的串行接口快闪存储器，其特征在于：

所述输入接口和输出接口采用相同构造的双边沿触发器，或使用不同构造的双边沿触发器。

4.如权利要求2所述的串行接口快闪存储器，其特征在于：

当一个双边沿触发器作为输入接口时，其输入端连接的待采样的数据是所述输入信号，控制端连接所述外部时钟信号，本双边沿触发器输出的数据为输入数据；

当一个双边沿触发器作为输出接口时，其输入端连接的待采样的数据是所述待输出的信号，控制端连接所述外部时钟信号，本双边沿触发器输出的数据为输出数据。

5.如权利要求1到4中任一项所述的串行接口快闪存储器，其特征在于，所述双边沿触发器包括：

第一D触发器，第二D触发器，第一反相器及第一多路选择器。

所述第一、第二D触发器的D端均连接待采样的数据；第一D触发器D1的CLK端直接连接所述外部时钟信号，第二D触发器D2的CLK端通过所述第一反相器连接所述外部时钟信号；

所述第一多路选择器的第一、第二输入端分别连接所述第一、第二D触发器的Q端，选择端连接所述外部时钟信号，当所述外部时钟信号为高电平时，输出所述第一D触发器Q端的数据，当所述外部时钟信号为低电平时，输出所述第二D触发器Q端的数据，得到本双边沿触发器输出的数据。

6.如权利要求1到4中任一项所述的串行接口快闪存储器，其特征在于，所述双边沿触发器包括：

第二、第三、第四多路选择器；各多路选择器的控制端连接所述外部时钟信号，当所述外部时钟信号为高电平时，输出所述第一输入端的数据，当所述外部时钟信号为低电平时，输出所述第二输入端的数据；

所述第二多路选择器的第一输入端与输出端相连，第二输入端连接待采样的数据；所述第三多路选择器的第二输入端与输出端相连，第一输入端连接待采样的数据；所述第四多路选择器的第一、第二输入端分别与所述第二、第三多路选择器的输出端相连。

7.如权利要求1到4中任一项所述的串行接口快闪存储器，其特征在于，所述双边沿触发器包括：

第二反相器，用于对所述外部时钟信号取反得到时钟反相信号；第一、第二、第三、第四、第五、第六、第七N型MOS管；及第一、第二、第三、第四、第五、第六、第七P型MOS管；

所述第一N型MOS管的源极接地，栅极连接待采样的数据，漏极连接所述第二N型MOS管的源极，该连接点为第二连接点；所述第二N型MOS管的栅极连接所述外部时钟信号，漏极与第一P型MOS管的漏极相连；所述第一P型MOS管的栅极连接所述时钟反相信号，源极与第二P型MOS管的漏极相连，该连接点为第一连接点；第二P型MOS管的源极接高电平，栅极连接待采样的数据；

所述第三N型MOS管的源极接地，栅极连接所述第二N型MOS管和第一P型MOS管的共漏点，漏极连接所述第四N型MOS管的源极；所述第四N型MOS管的栅极连接所述时钟反相信号，漏极与第三P型MOS管的漏极相连；所述第三P型MOS管的栅极连接所述外部时钟信号，源极与第四P型MOS管的漏极相连；第四P型MOS管的源极接高电平，栅极连接所述第二N型MOS管和第一P型MOS管的共漏点；

所述第五N型MOS管的源极连接所述第二连接点，漏极连接所述第五P型MOS管的漏极，栅极连接所述时钟反相信号；所述第五P型MOS管的源极连接所述第一连接点，栅极连接所述外部时钟信号；

所述第六N型MOS管的源极接地，栅极连接所述第五N型MOS管和第五P型MOS管的共漏点，漏极连接所述第七N型MOS管的源极；所述第七N型MOS管的栅极连接所述外部时钟信号，漏极与第六P型MOS管的漏极相连；所述第六P型MOS管的栅极连接所述时钟反相信号，源极与第七P型MOS管的漏极相连；第七P型MOS管的源极接高电平，栅极连接所述第五N型MOS管和第五P型MOS管的共漏点；

所述第四N型MOS管M6和第三P型MOS管的共漏点、及第七N型MOS管和第六P型MOS管的共漏点共同作为本双边沿触发器的输出。