[发明专利]分频器及分频方法

说明书

技术领域

本发明关于一分频器(frequency divider)以及一分频方法，尤指一种应用重定时(retimed)控制信号来执行相位选择的分频器以及分频方法。

背景技术

随着现代科技的进步，时钟产生系统(例如一相位锁定系统(phase lock loop，PLL)或是一延迟锁定系统(delay lock loop，DLL))在无线通讯系统具有多样化的应用。为了将单芯片系统(system on chip，SOC)中重要元件所受到的干扰减到最低，各个具有大功率的信号需要分别清楚定义且各自在频域(frequency domain)中分开，以得到较佳的效能。因此，分数型分频器(fractional frequency divider)在无线传送器或接收器中扮演着极重要的角色。

现有的分频器在低频带通常以双模(dual-modulus)或是多模(multi-modulus)前置分频器(prescaler)来实现，举例来说，一个除数为4.5的分频器可由将除数平均地分布在4、5之间的前置分频器来实现。然而，由于前置分频器在输出分频后信号的同时需要变换其除数，而除数变换所产生的噪声可能会使得前置分频器的结果劣化，导致更多不期望的抖动噪声。

除此之外，双模或是多模前置分频器是以数字方式运作，两者均不适合运作于高频。部分的现有的高频分频器会应用自混波(self-mixing)机制，以电感面积为代价来克服速度问题，其中电感是在混波结果中滤掉不需要的信号的必要元件。因此，电路设计者仍寻求精简且具有低抖动噪声与较高效能的分频器设计。

除了上述所介绍的架构之外，相位选择也是另一种实现分频器的架构。请参照图1，其为一现有的相位选择分频器1000的结构示意图。现有的相位选择分频器1000包含有一相位选择电路1100以及一控制电路1200。相位选择电路接收多个输入信号(举例来说，四个正交信号SI、SQ、SIB以及SQB)来依据控制信息Sctrl选择性地将输入信号SI、SQ、SIB以及SQB其中之一输出，以产生一输出信号Sout。控制电路1200则接收输出信号Sout来产生控制信息Sctrl(在此范例中，控制信息Sctrl包含有将输入信号SI、SQ、SIB以及SQB其中之一选取并输出所需要的所有信号)，其中输出信号Sout之一周期时段由每一输入信号SI、SQ、SIB以及SQB的部分时段所组成。

请参照图2以进一步了解图1所示的现有的相位选择分频器1000的运作细节。图2为现有相位选择分频器1000中部分信号的时序示意图，相位选择电路1100选择输出输入信号SI、SQ、SIB以及SQB其中之一来组成具有除数1.25、工作周期(duty cycle)为40％的分频后输出信号Sout。请注意，在相位选择电路1100从输入信号SI转换到输入信号SQ时，其实际的转换时间点会被限制在时间点ta到时间点tb之间，即当输入信号SI与输入信号SQ同为指示一低电压电平的一时段Tc(一无毛刺(glitch-free)窗口)之中，因此控制信息Sctrl在经过一连串的门延迟(gate delay)之后，需要确保相位选择电路1100在时段Tc之中进行相位选择，否则即会有毛刺噪声出现在输出信号Sout之中。由于时段Tc正好为每一输入信号的1/4周期长短，因此无毛刺窗口的限制为分频器的设计带来了极大的挑战，尤其是对于具有极窄小的无毛刺窗口的该高频分频器而言。于是，相位选择电路1100的设计必须要十分小心，以确保可精确地执行相位选择；换言之，在信号传送路径上每一组成元件的延迟时间与转换速率(Slew Rate)，均需要仔细考虑，以达到无毛刺的处理结果，否则由转换中所造成的抖动噪声会降低整体的系统效能。图3为分频器1000中的部分信号的另一时序范例示意图。相较于图2所示的例子，相位选择电路1100选择以60％的工作周期来组合成分频后的输出信号Sout，而精确的相位转换时间点还需要限制在一时段Tc’之内，而时段Tc’与时段Tc具有相同的时间长度，即1/4输入信号的周期。

发明内容

有鉴于此，本发明实施例的目的之一在于应用重定时(retimed)控制信号来提供一高速分频器。