[发明专利]具有非分立的源极区和漏极区的纳米线结构

说明书

描述了具有非分立的源极区和漏极区的纳米线结构。例如，半导体器件包括布置在衬底之上的多条垂直堆叠的纳米线。每条纳米线包括布置在纳米线中的分立的沟道区。栅极电极叠置体包围多条垂直堆叠的纳米线。一对非分立的源极区和漏极区布置在多条垂直堆叠的纳米线的分立的沟道区的任一侧上并与多条垂直堆叠的纳米线的分立的沟道区相邻。

技术领域

本发明的实施方式涉及纳米线半导体器件的领域，尤其涉及具有非分立的源极区和漏极区的纳米线结构。

背景技术

在过去的几十年，在集成电路中的特征的缩放是支持不断增长的半导体工业的推动力。缩放到越来越小的特征实现在半导体芯片的有限不动产上的功能单元的增加的密度。例如，缩小的晶体管尺寸允许增加数量的存储器器件合并在芯片上，导致具有增加的容量的产品的制造。然而，对更大的容量的激励并不是没有问题。优化每个器件的性能的必要性变得日益重要。

当微电子器件尺寸按比例调整超过15纳米(nm)节点时维持移动性提高和短沟道控制在器件制造中提供挑战。用于制造器件的纳米线提供改善的短沟道控制。例如，硅锗(Si_xGe_1-x)纳米线沟道结构(其中x<0.5)在适合于用在利用较高电压操作的很多常规产品中的相应Eg处提供移动性增强。此外，硅锗(Si_xGe_1-x)纳米线沟道结构(其中x>0.5)在较低的Eg(适合于例如在移动/手持领域中的低电压产品)处提供移动性增强。

很多不同的技术试图提高晶体管的外部电阻(R_ext)，包括提高的接触金属，掺杂剂的增加的活化和在半导体与接触金属之间的降低的屏障。然而，在R_ext减小的领域中仍然需要明显的改进。

发明内容

本发明的实施方式包括具有非分立的源极区和漏极区的纳米线结构。

在实施方式中，半导体器件包括布置在衬底上方的多条垂直堆叠的纳米线。每条纳米线包括布置在纳米线中的分立的沟道区。栅极电极叠置体包围多条垂直堆叠的纳米线。一对非分立的源极区和漏极区布置在多条垂直堆叠的纳米线的分立的沟道区的任一侧上并与多条垂直堆叠的纳米线的分立的沟道区相邻。

在另一个实施方式中，制造纳米线半导体器件的方法包括在衬底上方形成多条垂直堆叠的纳米线。每条纳米线包括布置在纳米线中的分立的沟道区。栅极电极叠置体形成为包围多条垂直堆叠的纳米线的分立的沟道区。一对非分立的源极区和漏极区在多条垂直堆叠的纳米线的分立的沟道区的任一侧上并与多条垂直堆叠的纳米线的分立的沟道区相邻地形成。

在另一个实施方式中，制造纳米线半导体器件的方法包括在衬底上方形成多条垂直堆叠的纳米线。每条纳米线包括布置在纳米线中的分立的沟道区。栅极电极叠置体形成为包围多条垂直堆叠的纳米线的分立的沟道区。多条垂直堆叠的纳米线中的每条纳米线的源极区和漏极区被移除。一对非分立的源极区和漏极区在多条垂直堆叠的纳米线的分立的沟道区的任一侧上并与多条垂直堆叠的纳米线的分立的沟道区相邻地形成。

附图说明

图1A示出了根据本发明的实施方式的基于纳米线的半导体结构的三维横截面视图。

图1B示出了根据本发明的实施方式的沿着a-a’轴截取的图1A的基于纳米线的半导体结构的源极/漏极横截面视图。

图1C示出了根据本发明的实施方式的沿着b-b’轴截取的图1A的基于纳米线的半导体结构的沟道横截面视图。

图2A示出了根据本发明的实施方式的另一基于纳米线的半导体结构的源极/漏极横截面视图。

图2B示出了根据本发明的实施方式的图2A的基于纳米线的半导体结构的沟道横截面视图。

图3示出了根据本发明的实施方式的基于纳米线的半导体结构的间隔物横截面视图。