[发明专利]允许装置互连中的变化的堆栈式存储器

说明书

技术领域

本发明的实施例一般涉及电子装置的领域，并且更特别地，涉及允许在装置互连中的变化的堆栈式存储器。

背景技术

为了为各种种类的计算操作提供具有更高带宽的存储器，正在开发具有多个紧密耦合的存储器元件的存储装置（其可以被称作3D堆栈式存储器，或者堆栈式存储器）。

3D堆栈式存储器可以包括耦合DRAM（动态随机访问存储器）存储器元件的层或封装，其可以被称作存储栈。堆栈式存储器可以用来在单个装置或封装中提供大量的计算机存储器，其中装置或封装可以进一步包括系统部件，诸如存储控制器和CPU（中央处理单元）或其它系统元件。

然而，堆栈式存储器可能要求在小物理面积中的大量连接。为此，连接可能在大小上被要求非常小，由此在制造中增加了成本且限制了灵活性。

附图说明

本发明的实施例通过举例的方式而不通过限制的方式在附图的图中进行图示，其中，相同的参考数字指代相同的元件。

图1图示了3D堆栈式存储器的实施例；

图2图示了堆栈式存储装置的实施例的元件；

图3A、3B和4图示了用于具有变化数量的存储器管芯层的堆栈式存储装置的实施例的连接；

图5图示了用于支持变化间距的接口连接的堆栈式存储装置的衬垫布局的实施例；以及

图6是用来图示包括堆栈式存储装置的设备或系统的实施例的框图。

具体实施方式

本发明的实施例一般涉及具有提供偏移互连的接口的堆栈式存储器。

如本文中使用的：

“3D堆栈式存储器”（其中3D指示三维）或“堆栈式存储器”意指包括一个或多个耦合的存储器管芯层、存储器封装或其它存储器元件的计算机存储器。存储器可以被垂直堆叠或水平（诸如并排）堆叠，或者以其它方式包含耦合在一起的存储器元件。特别是，堆栈式存储器DRAM装置或系统可以包括具有多个DRAM管芯层的存储装置。堆栈式存储装置也可以包括在装置中的系统元件（其在本文中可以被称作系统层或元件），其中系统层可以包括诸如CPU（中央处理单元）、存储控制和其它相关的系统元件的元件。系统层可以包括逻辑芯片或片上系统（SoC）。

在一些实施例中，用于堆栈式存储装置的体系结构提供管芯到管芯存储器接口，其根据在堆栈式存储器中的存储器层的数量支持多个不同的衬垫间距。在一些实施例中，体系结构利用堆栈式存储装置的结构，通过其，当堆栈式存储装置具有比存储栈中的最大数量的存储器层更少的存储器层时利用比所有可能的连接衬垫更少的连接衬垫。

对于增加的存储器带宽和增加的存储器效率两者的需要已经激励了使用非常宽的接口的封装存储器的开发。该开发的示例是JEDEC WideIO存储器标准，其使用了在逻辑芯片与存储器之间的1200个互连（其一般可以被称作逻辑存储器互连或LMI）。与诸如LPDDR2或LPDDR3（低功率双倍数据速率2或低功率双倍数据速率3）的其它低功率DRAM技术相比，这些存储器解决方案可以提供更大的存储器带宽效率。

为了实现具有中等存储器管芯大小效果的宽接口，可以要求细微的间距接口（诸如40µm）。这样的细微间距的使用需要使用硅到硅连接，其中，存储器被直接堆叠在系统元件上，因此要求使用用于逻辑芯片的硅通孔（TSV），或者存储器和系统两者都被安装在硅中介层上。然而，这些布置遭受与系统元件的TSV处理或在结构中的硅中介层的包含相关联的增加的成本要求。非常细微的间距接口与混合的衬底材料不相容，诸如系统元件的硅管芯层与有机衬底的耦合。

在更高端的系统中，为了用封装中的存储器获得要求的存储容量，可以在存储器芯片中采用利用TSV堆叠的存储器。然而，该结构在存储器的每个位增加了成本。在WideIO接口的示例中，数据线路是总线，其中，来自一个存储器芯片的512个数据线路中的每一个数据线路连接到所有其它存储器芯片的512个数据线路中的对应数据线路，其接着与在存储控制器上的512个数据线路连接。然而，数据线路的该共享意味着存储器系统的带宽保持相同，而不管堆叠多少存储器芯片。