[发明专利]一种存储器的BIST地址扫描电路及其扫描方法

说明书

技术领域

本发明涉及集成电路领域，特别是涉及一种存储器的BIST地址扫描电路。本发明还涉及一种存储器的BIST地址扫描方法。

背景技术

在SoC系统应用中，经常会有多个存储器同时存在于一个系统中。如有一个Flash(闪存)用于存储数据，同时还有一个EEPROM(电可擦可编程只读存储器)用于存储设置数据。目前，存储器的测试大都采用内建自测系统BIST(Buid-In-Self-Test Circuit)。BIST通常是一个序列命令解码控制模块，通过对序列命令进行划分段，串转并，然后解码，产生控制(地址或数据信号)组成的输入到被测存储器的测试向量，然后对被测存储器产生的响应与预期进行比对来判断被测存储器是否通过测试。在对多存储器系统进行测试时，由于存储器的种类不同，容量不同，地址结构不同，通常每个存储器都配一个BIST。这样会增加较多的电路，占用更多的芯片面积。

在中国专利200720170572.X“一种嵌入式存储器内建自测试结构”中虽然涉及到一种多存储器系统的测试。但是，由于它是同时对所有的存储器进行并行测试，只能用于多存储器的地址扫描方法是相同的，并且地址扫描是一维的、连续的。当每个存储器地址的扫描方法不同，地址扫描是三维的、不连续的(行地址、列地址和块地址)，使用该方法就不能进行正常测试。

现在有一种对多存储器进行三维的、不连续的地址扫描的方法是：根据各个存储器的每一维地址的宽度，计算完成其扫描的Clock的数量，通过数Clock进行时序控制，确定其边界，扫描地址时，根据不同的扫描方法进行组合，从而完成所有存储器全部地址空间的扫描。这个方法比较繁琐。

还有一种对多存储器进行三维的、不连续的地址扫描的方法是：定义行地址、列地址和块地址三个寄存器，并根据各个存储器的地址结构和宽度确定其边界，扫描地址时分别对各寄存器计算，根据不同的扫描方法进行组合，从而完成所有存储器全部地址空间的扫描。这种方法需要较多的寄存器。

发明内容

本发明是提供一种存储器的BIST地址扫描电路，支持多维地址的多存储器系统的测试，能测试各种类型的存储器。为此，本发明还要提供一种存储器的BIST地址扫描方法。

本发明的BIST地址扫描电路，包括：地址寄存器、加法器、地址边界比较器、地址边界寄存器、地址边界选择器、加数选择器、进位位选择开关、结束信号选择器和控制字；所述地址寄存器连接存储器地址线、地址边界选择器和加法器；所述加法器连接加数选择器和进位位选择开关；所述地址边界比较器连接地址边界寄存器、地址边界选择器、进位位选择开关和结束信号选择器；所述控制字连接加数选择器、进位位选择开关、地址边界选择器和结束信号选择器。

所述地址扫描电路，只有一个地址寄存器，地址寄存器的位数等于被测试存储器中容量最大存储器的地址宽度。

所述地址扫描电路，与被测试存储器的地址相连是低位对齐，顺序由高到低是块地址—列地址—行地址。

所述地址扫描电路，所述地址寄存器的初始顺序由高到低始终是块地址—列地址—行地址。

所述地址扫描电路，多层存储器的层地址直接接入到行地址的高位。

本发明的存储器的BIST地址扫描方法，通过地址寄存器，加法器，地址边界比较器，地址边界寄存器，地址边界选择器，加数选择器，进位位选择开关，结束信号选择器，控制字，使多存储器系统中的不同存储器的行地址、列地址和块地址组合成一个地址寄存器，该地址寄存器中的地址始终是一个完整的、连续的地址，包括：

进行行地址扫描，扫描顺序为：行地址—列地址—块地址，到达块地址的边界时，停止扫描；

进行列地址扫描，扫描顺序为：列地址—块地址—行地址，当行地址有进位时，停止扫描。

进一步改进所述地址扫描方法，能通过外部的时序控制结束扫描。

所述地址扫描方法，通过加数选择器，能根据不同的测试算法分别对各个存储器的地址进行运算，如：行地址或列地址±1或±K(K的值根据存储器的读数据总线宽度和测试方法来选择，通常为1、2、4、8，分别对应8Bit，16Bit，32Bit和64Bit的存储器输出总线的宽度)。