[发明专利]具有超低电介质常数介电质的集成电路系统及其制造方法

说明书

技术领域

本发明是有关于集成电路的领域，且更特别的是有关于具有超低电介质常数介电质的集成电路系统。

背景技术

基于降低成本的预期，诸如智能型手机、个人数字助理、定位服务装置、数字相机、音乐播放器、计算机、路由器、服务器及储存数组的类的现代电子装置一直把更多个集成电路封装于持续在缩减的物理空间内。较高的效能与较低的功率也是电子装置的典型要求以延续每天的增长。例如，将更多的功能封装于有较高效能及电池寿命较长的手机。已开发许多技术以满足该等要求。

集成电路是经常制作于硅及其它多层集成电路晶圆中及上。集成电路包括数百万个金属氧化物半导体场效应晶体管(MOSFET)与其它有源及无源电路装置。集成电路技术的创新继续缩减装置的尺寸以及驱向较高的效能与最小耗电量。此二分法已启发可以较小功率来解决速度需求的各种方法。

有一种方法涉及持续缩减集成电路技术的关键特征同时使用新的材料。此法可供缩小尺寸，但是要继续奋斗以平衡成本、效能及功率。

效能、功率及成本在最新半导体制造时代中有最显著相互矛盾的一个区域是需要减少集成电路中的晶体管的尺寸。

因此，亟须改善基本半导体结构及制造的良率、成本及效能以得到最大的效能改善、电力减少或两者。鉴于半导体组件的需求是更快的速度及更大的容量，找出问题的答案越来越重要。

长期以来大家都在寻找这些问题的解决方案，但是先前的开发没有教导或建议任何解决方案，因此本领域技术人员一直在逃避解决这些问题的方案。

发明内容

本发明提供一种制造集成电路系统的方法，其是包含下列步骤：提供一衬底；形成一层堆栈(layer stack)于该衬底上方，其中，该层堆栈有在一掩模层上方的一抗反射涂层；形成一光致抗蚀剂层于该抗反射涂层上方；由该光致抗蚀剂层形成一第一阻剂线与一第二阻剂线，其中，该第一阻剂线与该第二阻剂线被该抗反射涂层上的一直通线间距(through line pitch)隔开；使用一低压聚合物爆发(low-pressure polymer burst)以一非氧化性气体混合物(non-oxidizing gas mixture)蚀刻该抗反射涂层，以移除该抗反射涂层的一部份；以及形成一第一聚合物层于该第一阻剂线上方。

本发明提供一种集成电路系统，其是包含：一衬底；一层堆栈，其是具有在一掩模层上方的一抗反射涂层；在该抗反射涂层上方的一光致抗蚀剂层；蚀刻自该光致抗蚀剂层的一第一阻剂线与一第二阻剂线，其中，该第一阻剂线与该第二阻剂线被该抗反射涂层上的一直通线间距隔开；使用一低压聚合物爆发以一非氧化性气体混合物蚀刻该抗反射涂层，以移除该抗反射涂层的一部份；以及在该第一阻剂线上方的一第一聚合物层。

本发明的某些具体实施例具有其它的方面可供加入或取代以上述所提及的。本领域技术人员阅读以下参考附图的详细说明可明白该等方面。

附图说明

图1根据本发明第一具体实施例图标集成电路系统的上视图。

图2为处于第一制造阶段的集成电路系统的横截面图。

图3为处于第二制造阶段的集成电路系统的横截面图。

图4为处于第三制造阶段的集成电路系统的横截面图。

图5为处于第四制造阶段的集成电路系统的横截面图。

图6为处于第五制造阶段的集成电路系统的横截面图。

图7为处于第六制造阶段的集成电路系统的横截面图。

图8为处于第七制造阶段的集成电路系统的横截面图。

图9为处于第八制造阶段的集成电路系统的横截面图。

图10为处于第九制造阶段的集成电路系统的横截面图。

图11为本发明第二具体实施例的集成电路系统的横截面图。

图12为本发明第三具体实施例的集成电路系统的横截面图。

图13为本发明第四具体实施例的集成电路系统的横截面图。

图14图标集成电路系统的直通线间距。

图15图标集成电路系统的线边缘粗糙度。

图16根据本发明另一具体实施例图标制造集成电路系统的方法。

主要组件符号说明

具体实施方式

以下充分详述数个具体实施例使得本领域技术人员能制作及使用本发明。应了解，基于本揭示内容显然仍有其它的具体实施例，以及在不脱离本发明范畴的情形下，可做出系统、方法或机械改变。