[发明专利]半导体器件

说明书

技术领域

本发明涉及一种半导体器件，尤其是涉及一种具有有源势垒结构的半导体器件。

背景技术

在用于汽车、电动机驱动、音频放大器等的产品中存在如下情况：通过布线等的L(自感)负载产生逆电动势，输出晶体管的漏极(n型区)变为负电位。在这种情况下，存在如下问题：根据该负电位，电子从漏极被注入到p型区，通过该p型基板从输出晶体管的形成区域向其它元件的形成区域移动，由此其它元件错误地进行动作。

这样，为了抑制注入到p型基板的电子对周围的元件带来影响，例如研究出日本特开2009-177087号公报(专利文献1)所记载的半导体器件。该公报所公开的半导体器件以包围想要保护的CMOS(Complementary Metal Oxide Semiconductor：互补金属氧化物半导体)电路周围的方式设置有高浓度杂质扩散区域。对该高浓度杂质扩散区域施加接地电压。

专利文献1：日本特开2009-177087号公报

发明内容

但是，在上述公报所公开的半导体器件中，尤其是若促进半导体器件的精细化，则有可能避免不了来自想要保护的电路周围的电路的电子注入。

另外，作为与上述不同的对策，有在输出晶体管的形成区域与其它元件的形成区域之间形成有源势垒区域的方法。该有源势垒区域通过将具有浮动电位的p型区域和n型区域利用导电层进行欧姆连接而构成。

也就是说，注入到p型基板的电子在p型基板内通过再耦合而消失或者被取入到有源势垒区域的n型区域。通过将电子取入到有源势垒区域的n型区域，该n型区域变为+电位。在有源势垒区域，具有浮动电位的p型区域和n型区域利用导电层进行欧姆连接，因此当该n型区域变为+电位时，为了将+电位抵消，而有源势垒区域的p型区域变为-电位。当有源势垒区域的p型区域变为-电位时，注入到p型基板的电子很难从-电位的p型区域再向前行进。由此，电子很难从有源势垒区域到达其它元件形成区域，从而抑制了其它元件的错误动作。

可是，特别是输出晶体管的形成区域与其它元件的形成区域的间隔变小时，即使设置有源势垒区域，注入到p型基板的电子也容易到达其它元件的形成区域，从而其它元件容易产生错误动作。

本发明是鉴于上述问题而完成的。其目的在于提供一种抑制电子从输出晶体管的形成区域向其它元件的形成区域的移动的效果高、并能够抑制元件的错误动作的半导体器件。

本发明的一个实施例的半导体器件具备半导体衬底、一对注入源元件、有源势垒结构、以及p型接地区域。上述半导体衬底具有主表面且在内部具有p型区域。上述一对注入源元件形成在p型区域上且形成在主表面上。上述有源势垒结构配置在主表面上被一对注入源元件夹持的区域上。上述p型接地区域是如下的区域：形成在避开主表面上被一对注入源元件夹持的区域而与一对注入源元件和有源势垒结构相比更靠近主表面的端部侧，并且与p型区域电连接，能够施加接地电位。上述p型接地区域在与一对注入源元件所夹持的区域相邻的区域上断开。

本发明的其它实施例的半导体器件具备半导体衬底、一对注入源元件、有源势垒结构、p型接地区域以及n型区域。上述半导体衬底具有主表面且在内部具有p型区域。上述一对注入源元件形成在p型区域上且形成在主表面上。上述有源势垒结构配置在主表面上被一对注入源元件夹持的区域上。上述p型接地区域是如下的区域：形成在避开主表面上被一对注入源元件夹持的区域而与一对注入源元件和有源势垒结构相比更靠近主表面的端部侧，并且与p型区域电连接，能够施加接地电位。上述n型区域配置在主表面上一对注入源元件的每一个与p型接地区域之间。

本发明的另一实施例的半导体器件具备半导体衬底、一对注入源元件、有源势垒结构、n型接地区域以及p型接地区域。上述半导体衬底具有主表面且在内部具有p型区域。上述一对注入源元件形成在p型区域上且形成在主表面上。上述有源势垒结构配置在主表面上被一对注入源元件夹持的区域上。上述n型接地区域是配置在主表面上被一对注入源元件夹持的区域上的、能够施加接地电位的区域。上述p型接地区域是如下的区域：形成在避开主表面上被一对注入源元件夹持的区域而与一对注入源元件、有源势垒结构及n型接地区域相比更靠近主表面的端部侧，并且与p型区域电连接，能够施加接地电位。

根据按照本发明的一个实施例的半导体器件，从一对注入源元件中的一方出来并注入到半导体衬底的内部(p型区域)的电子被吸引向p型接地区域。在此，p型接地区域在与一对注入源元件所夹持的区域相邻的区域上断开，因此抑制电子从一对注入源元件中的一方环绕到达另一方。