[发明专利]内层电介质沉积方法、集成电路制造方法以及集成电路

说明书

技术领域

本发明涉及集成电路制造领域，尤其涉及硅锗工艺中内层电介质(ILD，Inner Layer Dielectric)沉积方法、采用了该内层电介质沉积方法的集成电路制造方法、以及通过该集成电路制造方法制造出来的集成电路。

背景技术

对于集成电路(IC，integrate circuit)的制造，首先一般在晶片(也称为晶圆)中制造半导体器件(有源器件以及无源器件)，随后在制造了半导体器件的晶片上对金属连线层进行布线，以将半导体器件连接起来形成具有一定功能的集成电路或模块。

内层电介质ILD是一种绝缘介质层，其一般用于隔离集成电路中有源器件(device)及第一层金属层(Metal)。内层电介质的沉积是集成电路中常见的工艺。对于集成电路硅锗工艺，现有的内层电介质沉积过程如下：在半导体器件制造的三闸级氧化层(TGO)工艺完成后，在晶片上进行高密度等离子体(HDP)沉积，沉积介质可以为掺有硼和磷的硅玻璃介质(BPSG)；然后进行等离子体增强正硅酸乙酯层(PETEOS)、平坦化CMP(chemical mechanical polishing，化学机械研磨)等常规工艺。

上述方案在进行HDP沉积工艺时，沉积介质中杂质离子容易影响内层电介质层以下的有源器件，进而引起器件TDDB(Time Dependent DielectricBreakdown，经时击穿)效应，所述TDDB效应是指在添加小于击穿电压的电压达到一定时间后，器件也会击穿的现象。

发明内容

本发明提供了一种能够降低半导体器件及集成电路的TDDB效应的内层电介质沉积方法、采用了该内层电介质沉积方法的集成电路制造方法、以及通过该集成电路制造方法制造出来的集成电路。

根据本发明的第一方面，提供了一种内层电介质沉积方法，其包括步骤：提供形成有半导体器件的晶片；在晶片上沉积氮氧化硅S_iON；以及沉积内层电介质层。

优选地，在所述在晶片上沉积氮氧化硅S_iON的步骤中，沉积的氮氧化硅层厚度为300～500埃。

优选地，在所述在晶片上沉积氮氧化硅S_iON的步骤中，沉积氮氧化硅的沉积工艺参数温度400摄氏度。

优选地，在所述沉积内层电介质层步骤中，所沉积的内层电介质层是掺有硼和磷的硅玻璃层。

优选地，所述沉积内层电介质层的步骤包括：在射频偏置功率为3000瓦或4000瓦下执行高密度等离子体沉积。

优选地，内层电介质沉积方法用于硅锗工艺。

根据本发明的第二方面，提供了一种集成电路制造方法，其特征在于采用了根据本发明第一方面所述的内层电介质沉积方法。

根据本发明的第三方面，提供了一种根据本发明的第二方面所述的集成电路制造方法制造的集成电路。

根据本发明，在执行沉积内层电介质层的工艺之前，增加了沉积氮氧化硅S_iON的步骤；由此，由于沉积了氮氧化硅S_iON，沉积的内层电介质层的中的杂质离子(例如硼和磷等)不会对半导体器件区域(例如作为栅极氧化层的TGO层)造成影响，由此降低了器件的TDDB效应；并且，还提高了作为栅极氧化层的TGO层的一致性，从而避免了现有内层电介质沉积方法(例如硅锗工艺中)导致器件TDDB效应大，TGO层一致性差的技术问题。

附图说明

结合附图，并通过参考下面的详细描述，将会更容易地对本发明有更完整的理解并且更容易地理解其伴随的优点和特征，其中：

图1为本发明实施例提供的内层电介质沉积方法的流程示意图。

注意，附图用于说明本发明，而非限制本发明。

具体实施方式

结合说明书附图，下面提供具体的硅锗工艺中内层电介质沉积流程如下：

图1为本发明实施例提供的内层电介质沉积方法的流程示意图。如图1所示，本发明实施例提供的内层电介质沉积方法包括下述步骤：

步骤a1，提供形成有半导体器件的晶片。更具体地说，例如，在一个具体示例中，已经对该晶片执行了半导体器件制造工艺中的三闸级氧化层生长工艺，即已经对该晶片执行了用于生长栅极氧化层的三闸级氧化层生长工艺。