[发明专利]一种半导体器件的制造方法

说明书

技术领域

本发明涉及半导体制造工艺，具体而言涉及一种用于高k-金属栅工艺中形成自对准硅化物的方法。

背景技术

在传统的32nm高k-金属栅工艺中,在虚拟栅极结构两侧的源/漏区中形成∑状锗硅层时，需要联合采用干法蚀刻和湿法蚀刻在PMOS的源/漏区形成∑状凹槽，同时需要使用湿法清洗工艺以去除蚀刻过程所产生的残留物质。在上述蚀刻以及清洗的过程中，所述虚拟栅极两侧的间隙壁结构以及顶部的硬掩蔽层（二者的构成材料通常为SiN）也会被部分去除，从而暴露出所述虚拟栅极结构顶部的一部分。随后，在形成源/漏区的自对准硅化物时，在所述虚拟栅极结构顶部的一部分也会相应形成自对准硅化物，由此给后续去除所述虚拟栅极结构以填充高k-金属栅材料的工艺过程造成阻碍。

因此，需要提出一种方法，以解决上述问题。

发明内容

针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括：提供半导体衬底，在所述半导体衬底上形成有栅极结构，且在所述栅极结构两侧形成有间隙壁结构；在所述半导体衬底的源/漏区部分形成嵌入式锗硅层；形成一自对准硅化物阻挡层，以覆盖所述栅极结构；蚀刻所述自对准硅化物阻挡层，以露出所述嵌入式锗硅层；在所述嵌入式锗硅层上形成一自对准硅化物。

进一步，形成所述嵌入式锗硅层的工艺步骤包括：采用先干法蚀刻再湿法蚀刻的工艺在所述半导体衬底的源/漏区部分形成∑状凹槽；然后，采用外延生长工艺在所述∑状凹槽中形成嵌入式锗硅层。

进一步，所述自对准硅化物阻挡层由自下而上依次层叠的氧化物层和氮化硅层组成。

进一步，所述氧化物层的厚度为50-100埃。

进一步，所述氮化硅层的厚度为80-150埃。

进一步，所述自对准硅化物阻挡层由自下而上依次层叠的氧化物层和氮氧化硅层组成。

进一步，采用先干法蚀刻再湿法蚀刻的工艺蚀刻所述自对准硅化物阻挡层。

进一步，所述干法蚀刻直到露出所述嵌入式锗硅层上方的所述自对准硅化物阻挡层中下层的氧化物层为止。

进一步，在所述干法蚀刻终止后，所述间隙壁结构上残留的所述自对准硅化物阻挡层中上层的氮化硅层的厚度为20-40埃。

进一步，所述湿法蚀刻去除暴露出来的所述自对准硅化物阻挡层中下层的氧化物层。

进一步，所述栅极结构包括依次层叠的栅极介电层、栅极材料层和栅极硬掩蔽层。

进一步，在所述自对准硅化物形成之后，还包括：去除所述栅极结构的栅极硬掩蔽层，以露出下方的栅极材料层。

根据本发明，在所述栅极结构两侧的源/漏区中形成∑状锗硅层之后，通过形成一自对准硅化物阻挡层以在所述源/漏区形成自对准硅化物时避免在所述栅极结构的顶部形成自对准硅化物。 

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1A-图1E为本发明提出的用于高k-金属栅工艺中形成自对准硅化物的方法的各步骤的示意性剖面图；

图2为本发明提出的用于高k-金属栅工艺中形成自对准硅化物的方法的流程图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的用于高k-金属栅工艺中形成自对准硅化物的方法。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。

下面，以PMOS为例，参照图1A-图1E和图2来描述本发明提出的用于高k-金属栅工艺中形成自对准硅化物的方法的详细步骤。

参照图1A-图1E，其中示出了本发明提出的用于高k-金属栅工艺中形成自对准硅化物的方法的各步骤的示意性剖面图。