[发明专利]DRAM的列选择信号的控制电路及包括其的存取存储器

说明书

技术领域

本发明属于DRAM(Dynamic Random Access Memory，动态随机存取存储器)技术领域，涉及DRAM的列选择信号的控制电路，尤其涉及一种包括冗余单元的列选择信号的控制电路。

背景技术

DRAM已经被广泛地应用于计算机等电子产品中，其技术发展周期较长，相对成熟。但是，由于DRAM是基于电荷来存储信息的存储器，其读操作相对较慢。随着对DRAM的速度的要求越来越高，当前的主要手段是通过对DRAM不断地按比例缩小(scaling down)来提高读速度。

通常地，DRAM包括存储阵列以及外围电路(用于实现读、写和刷新等操作的控制)，存储阵列同样是由多个存储单元按行和列的形式排列组成，每个存储单元被设置于相应耦合的位线和字线之间的交叉处。具体地，存储单元通常包括一个存取晶体管T(具有选通作用)和用于存储电荷的电容C。外围电路依据外部命令、通过对所选中的位线和字线偏置相应电信号，以实现对其中某一地址的存储单元的操作。

其中，DRAM的外围电路包括译码器(例如行译码器和列译码器)、位线驱动模块、位线驱动模块、逻辑控制模块以及读出放大器(例如灵敏放大器，SA)，读出放大器耦合至存储阵列上，其用于执行从/向被选择的存储单元读出/写入操作。读出放大器的输出同时还耦合至DRAM的I/O缓冲器中。在读操作过程中，读出放大器是否开始工作，由其使能控制信号来控制；读出放大器何时将其输出耦合至DRAM的I/O缓冲器中，则由对应的列选择信号YL来控制。

图1所示为现有技术的DRAM列选通控制方式示意图。在该实例中，读出放大器为常规的SA(Sense Amplifier，灵敏放大器)，列选择信号YL是单独提供的，为了能读出正确信息，YL在读出放大器的使能控制信号SA_en激活后被激活，使读出放大器的输出耦合至DRAM的I/O缓冲器MA中。图1所示的DRAM列选通控制方式主要有如下缺点：如果YL激活得太早，则可能使得位线上的电压被IO线上的大电容迅速拉低，低到无法被SA重新放大，导致读错误。因此，在现有技术中，通常采用最坏情况下所需的延迟，即YL较晚被激活，但这带来额外的读延迟，影响了读速度。

有鉴于此，有必要针对DRAM的列选通方式提出一种新型的控制电路以产生列选择信号，以在保证DRAM的读可靠性的同时，提高其读操作速度。

发明内容

本发明要解决的技术问题是，提高DRAM的读操作速度。

按照本发明的一方面，提供一种动态随机存取存储器的列选择信号的控制电路，所述控制电路包括列选择信号生成电路，其特征在于，所述控制电路还包括：与所述动态随机存取存储器的存储单元相应的冗余单元、以及冗余字线驱动模块；

其中，当所述冗余单元的放大读出电压与预置的电压阈值相匹配时，所述列选择信号生成电路生成列选择信号。

按照本发明提供读出放大器的控制电路的优选实施例，其中，所述列选择信号生成电路还包括比较器，所述比较器用于比较所述冗余单元的放大读出电压与所述预置的电压阈值。

较佳地，当所述冗余单元的放大读出电压与所述预置的电压阈值的差值小于所述比较器的最小灵敏范围时，所述冗余单元的放大读出电压与所述预置的电压阈值相匹配。

按照本发明提供读出放大器的控制电路的又一优选实施例，其中，所述控制电路还包括用于生成所述预置的电压阈值的电压生成电路。

较佳地，所述电压生成电路用于生成可调节的所述预置的电压阈值。

按照本发明提供读出放大器的控制电路的再一优选实施例，其中，所述冗余单元在读操作过程中始终存储“0”或始终存储“1”。

按照本发明的又一方面，提供一种动态随机存取存储器，其包括存储阵列、存储阵列中的存储单元的读通路，其特征在于，所述存储阵列中还包括冗余单元，所述动态随机存取存储器还包括如权利要求1至10中任一项所述的列选择信号的控制电路。

较佳地，所述存储单元和所述冗余单元在所述动态随机存取存储器的存储阵列中同时制备形成。