[发明专利]平行处理来自单一程序存储器的单芯片双核心微处理器架构

说明书

技术领域

本发明是有关一种单芯片双核心微处理器架构，尤指一种可平行处理来自单一程序存储器的单芯片双核心微处理器架构。

背景技术

随着单芯片多核心微处理器技术的进步，越来越多的系统，例如，嵌入式系统、数字信号处理系统、绘图系统等，皆采用多核心的处理器执行运算以增加效能。如同传统的微处理器，多核心微处理器也可用于实现各种运算架构(architecture)，例如，超纯量(superscalar)架构、向量处理(vector processing)架构、超长指令字(VLIW)架构、单指令流多数据流(SIMD)架构、多绪运算(multithreading)架构等。其中超纯量(superscalar)架构通常透过管线式(Pipeline)指令执行方式利用指令层级的平行性(instruction-level parallelism)来增加系统整体效能。

所谓的管线式指令执行方式是将执行一个指令的过程切割成一连串的独立步骤，如此一来，各个指令之间的步骤或可平行进行，而控制电路可依其中最慢的步骤来发送指令，而非如传统的方式，亦即，等待前一指令完成执行后再发送下一个指令来执行。一般来说，一个指令被切割成几个独立步骤，即称为几级管线架构。例如，一个指令被切割成三个独立步骤，该管线即称为三级管线架构。图1所示为一个三级管线架构的指令频率示意图。如图1所示，每个指令被切割成三个独立步骤，分别是：取回(fetch)、执行(execution)、与写回(write back)，其中指令2的取回步骤与指令1的执行步骤平行进行，而指令3的取回步骤可与指令2的执行步骤即指令1的写回步骤共享一个指令频率(或称指令周期)，以此类推。换言之，微处理器中不同的电路部分可平行执行指令处理的步骤，以增加效能。如此一来，当管线完全充分执行时，在理论上最多每个频率可完成一个指令。但是，由于指令的执行往往会遇到需要跳跃(jump)或中断(interrupt)的状况，所以会打乱指令执行的顺序。换言之，跳跃或中断的指令使得管线必须要重置，因此会影响管线的效率。当然，执行一个指令的过程切割还可以更细致的切割。例如，图2所示为一个五级管线架构的指令频率示意图，其中每个指令都被切割成五个独立步骤，分别是：取回、译码(decode)、取还缓存器(access register)、执行、与写回。不管将管线分成三级、五级或其它级数，其运作原理均类似。

由于管线式指令执行方式需要较为复杂的控制电路来协调各执行部分的数据传递及共享，因此各个控制电路与执行运算电路必须透过频率(clock)来同步电路的操作。为简化起见，下列说明仅以两级式管线架构来说明指令频率与各级步骤的关系与及其运作情形，其它不同级数的管线架构也适用类似的情形。

图3所示为一个二级管线架构的示意图，图4为对应的详细系统频率、指令频率与步骤操作的关系示意图。如图3所示，每个指令的执行可分为两个步骤进行：取回指令步骤、及执行指令步骤，其中每个步骤可在一个指令频率中完成。相对应地，如图4所示，一个指令频率(instruction clock)是包含四个系统频率(system clock)。由于取回指令步骤必须从程序存储器中读取指令数据，因此还包含读取程序存储器数据、及写回指令处理器两个动作；其中，读取程序存储器数据部分需要三个系统频率的时间来完成，而写回指令处理器部分则仅需要一个系统频率来完成。该指令处理器的主要功能包括(1)若无跳跃、中断或读取一间接缓存器时，将该读自程序存储器的数据存入指令缓存器；(2)当执行的是一跳跃指令时，则应将欲跳跃至的指令程序数据插入存至指令缓存器；(3)若微处理器内部发生中断指令时，则应将欲跳跃至的中断程序数据插入存至指令缓存器，且将目前的程序存储器数据暂存；以及(4)若使用间接缓存器来进行数据的读取或写入，将该间接缓存器所指向的地址与程序存储器数据结合，并存至指令缓存器。同样地，图4的执行指令步骤还包括取回及译码、读取功能缓存器及ALU运算、以及写回功能缓存器三个部分，分别需要一个系统频率、两个系统频率、以及一个系统频率来依序完成上述执行指令步骤的三个部分。其中取回与译码是将存于指令缓存器的指令取回并加以译码。读取功能缓存器及ALU运算部分是读取内部的功能缓存器并写入ALU的累加器，再根据译码的结果对累加器进行运算。最后，写回功能缓存器部分是将累加器内的数据写回功能缓存器。值得注意的是，上述所有的缓存器沟通的管道，都需要透过累加器，以利存取。在此架构下，除了跳跃指令需要两个指令频率外，其它的指令都仅需一个指令频率的时间来完成执行。