[发明专利]平行处理来自单一程序存储器的单芯片双核心微处理器架构

权利要求书

1.一种可平行处理来自单一程序存储器的单芯片双核心微处理器架构，其特征在于，包含一石英震荡器、一频率产生器、一数据存储器、一开机重置模块、一程序存储器、一第一处理核心、一第二处理核心、以及一输出/输入垫；其中：

该石英震荡器用于产生一系统频率以提供给该频率产生器，该频率产生器接收来自该石英震荡器的该系统频率以产生不同的指令频率来控制该第一处理核心与第二处理核心；

该数据存储器连接于该第一处理核心与第二处理核心，以提供该第一处理核心与第二处理核心运算时所需的数据储存空间；

该开机重置模块连接于该第一处理核心与第二处理核心，以在开机时重置该第一处理核心与第二处理核心；

该程序存储器连接于该第一处理核心与第二处理核心，且存有一连串的指令，以供该第一处理核心与第二处理核心依序取回及执行；

该输出/输入垫与该第一处理核心与第二处理核心相连，为该第一处理核心与第二处理核心的输出与输入数据的连接口。

2.如权利要求1所述的可平行处理来自单一程序存储器的单芯片双核心微处理器架构，其特征在于，该频率产生器产生频率序列T1、T2、T3、T4，并用相同的频率序列T1、T2、T3、T4来同时控制该第一处理核心与第二处理核心，其中频率序列T1、T2、T3、T4的周期相同，其高电平时间长度与低电平的时间长度比为1∶3，且其高电平时间不相互重叠，因此，其高电平顺序为T1、T2、T3、T4、T1、T2、T3、T4，且一串T1、T2、T3、T4的时间长度则构成一指令频率。

3.如权利要求2所述的可平行处理来自单一程序存储器的单芯片双核心微处理器架构，其特征在于，该指令频率进行一个指令的取回指令步骤或执行指令步骤。

4.如权利要求3所述的可平行处理来自单一程序存储器的单芯片双核心微处理器架构，其特征在于，该第一处理核心是用进行取回指令步骤的指令频率中的T1频率读取该程序存储器内的一指令数据，而用T2、T3、T4频率来将所读取的该指令数据写回该第一处理核心，而该第二处理核心是用进行取回指令步骤的指令频率中的T3频率读取该程序存储器内的一指令数据，而用T4、T1、T2频率来将所读取的该指令数据写回该第二处理核心。

5.如权利要求1所述的可平行处理来自单一程序存储器的单芯片双核心微处理器架构，其特征在于，该频率产生器产生频率序列MCU-1_T1、MCU-1_T2、MCU-1_T3、MCU-1_T4来控制该第一处理核心，并产生频率序列MCU-2_T1、MCU-2_T2、MCU-2_T3、MCU-2_T4来控制该第二处理核心，其中频率序列MCU-1_T1、MCU-1_T2、MCU-1_T3、MCU-1_T4的周期相同，其高电平时间长度与低电平的时间长度比为1∶3，且其高电平时间不相互重叠，因此，其高电平顺序为MCU-1_T1、MCU-1_T2、MCU-1_T3、MCU-1_T4、MCU-1_T1、MCU-1_T2、MCU-1_T3、MCU-1_T4，且一串MCU-1_T1、MCU-1_T2、MCU-1_T3、MCU-1_T4的时间长度则构成一该第一处理核心的指令频率；频率序列MCU-2_T1、MCU-2_T2、MCU-2_T3、MCU-2_T4的周期相同，其高电平时间长度与低电平的时间长度比为1∶3，且其高电平时间不相互重叠，因此，其高电平顺序为MCU-2_T1、MCU-2_T2、MCU-2_T3、MCU-2_T4、MCU-2_T1、MCU-2_T2、MCU-2_T3、MCU-2_T4，且一串MCU-2_T1、MCU-2_T2、MCU-2_T3、MCU-2_T4的时间长度则构成一该第二处理核心的指令频率；并且MCU-2_T1、MCU-2_T2、MCU-2_T3、MCU-2_T4的周期为MCU-1_T1、MCU-1_T2、MCU-1_T3、MCU-1_T4的周期的偶数倍。

6.如权利要求5所述的可平行处理来自单一程序存储器的单芯片双核心微处理器架构，其特征在于，该指令频率进行一个指令的取回指令步骤或执行指令步骤。