[发明专利]一种半导体器件制作方法

说明书

技术领域

本发明涉及集成电路制造领域，特别涉及一种半导体器件制作方法。

背景技术

随着半导体芯片的集成度不断提高，晶体管的特征尺寸随之不断缩小。当 进入到130纳米技术节点之后，受到铝的高电阻特性的限制，铜互连线逐渐替 代铝互连线成为金属互连的主流。由于铜的干法刻蚀工艺不易实现，铜互连线 的制作方法不能像铝互连线那样通过刻蚀金属层而获得，现在广泛采用的铜互 连线的制作方法是称作大马士革工艺的镶嵌技术。该大马士革工艺包括只制作 金属导线的单大马士革工艺和同时制作通孔(也称接触孔)和金属导线的双大 马士革工艺。具体的说，单大马士革结构(也称单镶嵌结构)仅是把单层金属 导线的制作方式由传统的方式(金属刻蚀+介电层填充)改为镶嵌方式(介电层 刻蚀+金属填充)，而双镶嵌结构则是将通孔以及金属导线结合在一起，如此只 需一道金属填充步骤。

如图1所示，现有的一种金属导线制作工艺包括如下步骤：首先，在半导 体衬底100上首先沉积介电层110；然后通过光刻和刻蚀工艺在介电层110中形 成金属导线槽；随后沉积金属层，所述金属层填充到金属导线槽内并且在所述 介电层110表面也沉积了金属；接着，进行化学机械研磨(CMP)工艺去除所 述介电层110上的金属，从而在所述金属导线槽内制成了金属导线140。

如上所述，在大马士革工艺中需要利用化学机械研磨工艺，以最终形成镶 嵌在介电层110中的金属导线140。然而，因为金属和介电层材料的移除率一般 不相同，因此对研磨的选择性会导致不期望的凹陷(dishing)和侵蚀(erosion) 现象。凹陷时常发生在金属减退至邻近介电层的平面以下或超出邻近介电层的 平面以上，侵蚀则是介电层的局部过薄。凹陷和侵蚀现象易受图形的结构和图 形的密度影响。为了达到均匀的研磨效果，要求半导体衬底上的金属图形密度 尽可能均匀，而产品设计的金属图形密度常常不能满足化学机械研磨均匀度要 求。目前，解决的方法是在版图的空白区域填充冗余金属线图案来使版图的图 形密度均匀化，从而在介电层110中形成金属导线140的同时还形成冗余金属 线(dummy metal)150，如图2所示。但是，冗余金属线虽然提高了图形密度 的均匀度，但是却不可避免地引入了额外的金属层内和金属层间的耦合电容。

发明内容

本发明提供一种半导体器件制作方法，以防止冗余金属线填充引入金属层 内和金属层间的耦合电容。

为解决上述技术问题，本发明提供一种半导体器件制作方法，包括：

在半导体衬底上依次沉积介电层、介电保护层和金属硬掩膜层；

在所述金属硬掩膜层上形成第一图案化光刻胶层；

以所述第一图案化光刻胶层为掩膜，干法刻蚀所述金属硬掩膜层以及部分 厚度的介电保护层，形成初始金属导线槽；

去除所述第一图案化光刻胶层；

在所述金属硬掩膜层上形成第二图案化光刻胶层；

以所述第二图案化光刻胶层为掩膜，干法刻蚀所述金属硬掩膜层以及部分 厚度的介电保护层，形成初始冗余金属槽，所述初始冗余金属槽的深度小于所 述初始金属导线槽的深度；

去除所述第二图案化光刻胶层；

在所述金属硬掩膜层上形成第三图案化光刻胶层；

以所述第三图案化光刻胶层为掩膜，干法刻蚀所述初始金属导线槽下方的 介电保护层和部分厚度的介电层，形成初始通孔；

去除所述第三图案化光刻胶层；

干法刻蚀所述介电保护层和介电层，形成金属导线槽、冗余金属槽和通孔， 所述通孔与所述金属导线槽连通且暴露出所述半导体衬底的表面；

在金属硬掩膜层上以及金属导线槽、冗余金属槽和通孔内形成铜金属层；

执行化学机械研磨工艺，直至冗余金属槽内的铜金属层被完全去除，以在 所述金属导线槽和通孔内形成金属导线。

可选的，在所述的半导体器件制作方法中，所述金属硬掩膜层的材质为钛、 氮化钛、氧化钛、钽、氮化钽、氧化钽中的一种或多种。

可选的，在所述的半导体器件制作方法中，所述金属硬掩膜层的厚度为1 纳米～1000纳米。

可选的，在所述的半导体器件制作方法中，先形成初始金属导线槽，然后 再形成初始冗余金属槽。

可选的，在所述的半导体器件制作方法中，先形成初始冗余金属槽，然后 再形成初始金属导线槽。