[发明专利]一种全电流灵敏放大器

说明书

技术领域

 本发明涉及半导体随机存储器电路技术领域，特别涉及一种带补偿电路的可靠性高、功耗低的全电流灵敏放大器。

背景技术

近年来，随着半导体随机存储器器件规格的不断减小和人们对半导体随机存储器容量需求的不断增加，就需要半导体随机存储器电路位线上的电容不断增大，因此，很难快速读取单元的信息。通常的解决方案是：当位线上的电压差达到一定值时，启用电压灵敏放大器对电压差进行放大，从而减小读取单元信息的速度受位线上电容的影响程度。但是，随着位线上的电容不断增大，位线上的电压差达到一定值所需要的时间不断增长，使得读取单元的信息的速度不断减小。

目前，主要采用两级电流灵敏放大器解决上述问题。其优点在于，由于电流灵敏放大器放大的是位线上的电流差，而不是电压差，可以更加有效地减小读取单元的信息速度受位线上电容的影响程度。其缺点在于，随着半导体随机存储器器件规格的不断减小，器件间的失配现象也越来越严重，两级电流灵敏放大器的可靠性受到影响；并且，由于采用两级电流灵敏放大器时，需要第一级灵敏放大器一直处于开启状态，直流功耗很大。

发明内容

为了解决上述问题，本发明提出了一种能够避免产生直流功耗的全电流灵敏放大器；

并且，本发明还提出了一种通过在全电流灵敏放大器上引入补偿电路解决器件间失配问题，从而提高全电流灵敏放大器的可靠性，进而优化读取单元的信息的速度的带补偿电路的全电流灵敏放大器。

本发明提供的全电流灵敏放大器包括，

预充电电路，用于在保持状态下对位线进行预充电并在读写状态下切断充电路径；

存储单元阵列，用于写入数据和读取数据；

第一级电流锁存灵敏放大器，包括数据线DL和DLB，用于感应并放大位线上的电流差，并且，通过锁存电流差信号转化为高低电平，同时在第二级电流锁存灵敏放大器的数据线上产生脉冲电流；

平衡电路，用于平衡所述数据线DL和DLB上的电平；

第二级电流锁存灵敏放大器，用于感应所述数据线DL和DLB上的电流差，并且将所述电流差进行放大，最后将输出放大到高低电平；

所述预充电电路和所述存储单元阵列分别连接于位线，所述第一级电流锁存灵敏放大器的一端连接于位线，所述第一级电流锁存灵敏放大器的数据线DL和DLB上还连有所述平衡电路和所述第二级电流锁存灵敏放大器。

作为优选，所述预充电电路包括两个PMOS晶体管P₁和P₂，所述晶体管P₁的源极连接于电源的+端，所述晶体管P₁的漏极连接于位线BL，所述晶体管P₂的源极连接于电源的+端，所述晶体管P₂的漏极连接于位线BLB，

预充电控制信号WE分别从所述晶体管P₁和P₂的栅端输入，

当所述预充电控制信号WE由高电平变为低电平时，所述预充电电路对位线BL和位线BLB充电，

当所述预充电控制信号WE由低电平变为高电平时，所述预充电电路停止对位线BL和位线BLB充电。

作为优选，所述存储单元阵列中的存储单元是具有差分输入、输出的任意结构。

作为优选，控制信号字线向所述存储单元阵列中的存储单元输入。

作为优选，所述第一级电流锁存灵敏放大器还包括三个NMOS晶体管N₁、N₂和N₉，四个PMOS晶体管P₃、P₄、P₅和P₆，所述晶体管P₃的源极连接于位线BL，所述晶体管P₃的漏极连接于所述晶体管P₅的源极，所述晶体管P₄的源极连接于位线BLB，所述晶体管P₄的漏极连接于所述晶体管P₆的源极，所述晶体管P₃的栅极和所述晶体管P₄的栅极相连，所述晶体管P₅、P₆和N₁、N--₂之间交叉耦合连接，所述晶体管N₉的栅极连接于所述晶体管P₃的栅极与所述晶体管P₄的栅极之间，