[发明专利]在同一循环中具有多个地址存取的存储器装置和方法

说明书

本申请案主张2010年7月9日申请的第61/363,151号美国临时专利申请案的优先权，所述临时专利申请案的内容以引用的方式并入本文中。

技术领域

本发明大体上涉及存储器装置，且更明确地说，涉及基于一个或一个以上定时时钟信号来存取存储器位置的同步存储器装置。

背景技术

图10A为常规存储器装置1000的框图。常规存储器装置可为四倍数据速率(QDR)类型静态随机存取存储器(SRAM)类型装置，例如美国加利福尼亚州圣何塞市赛普拉斯半导体公司(Cypress Semiconductor Corporation of San Jose，California，U.S.A)所制造的装置。常规存储器装置1000可包括一个地址端口1002、读取数据端口(Q)1004和写入数据端口(D)1005。地址端口1002可为28位宽地址端口(x28)，而数据端口(1004、1005)可为18位或36位宽数据端口。应理解，数据端口(1004、1005)为单向端口，从而提供单路输入或输出数据路径。图10B和图10C中展示常规存储器装置1000的操作。

图10B为展示两种可能的常规操作模式(展示为B4A1和B2A2)的表。在表中，“数据突发”展示在所述模式中数据突发(连续数据值集合)可持续多久。“地址数目/循环”展示在一个定时循环中所接收的地址的数目。“读取端口数目”展示可用读取端口的数目。“写入端口数目”展示可用写入端口的数目。“I/O宽度”展示数据值的位宽度。

模式B4A1涉及响应于单个地址值的具有四个数据值的突发。在此模式中，存储器装置可响应于一个地址而在一个存储体处读取或写入具有四个数据值的突发。

模式B2A2涉及若干具有数据值的突发，每一突发响应于两个地址值中的一个。在此模式中，存储器装置可响应于两个地址而读取或写入两个具有两个数据值的突发。

图10C为展示B2A2类型操作模式的一个实例的时序图。在时间t0处，读取操作可以在定时时钟CLK的上升沿上锁存第一地址值(ADD0)来开始。随后，在时间t4和t5处，可在读取端口Q上输出具有两个数据值Q00和Q01的突发。

在时间t1处，写入操作可以在定时时钟CLK的下降沿上锁存第二地址值(ADD1)来开始。同时，可在写入端口D上提供两值突发中的第一写入数据值(D10)。在时间t2处，可在R/W端口P1上提供所述突发的第二写入数据值(D11)。

发明内容

本发明涉及存储器装置及其方法。

在某些实施例中，一种存储器装置包含：多个存储体，每一存储体包括可由不同存取电路存取的存储器位置；至少第一地址端口，其经配置以在定时时钟的下降沿和上升沿上接收地址，每一地址对应于不同存储体中的位置；以及至少两个读取/写入数据端口，其各自经配置以接收用于存储于所述存储体中的一个中的写入数据且从所述存储体中的一个输出读取数据。

在某些进一步的实施例中，一种存储器装置包含：多个存储体，每一存储体包括可由不同存取电路存取的存储器位置；至少两个地址端口，每一地址端口经配置以在周期性定时信号的不同转变上锁存地址值；以及多个数据端口，至少一个数据端口经配置以在所述周期性定时信号的不同转变上输出读取数据。

在某些额外的实施例中，一种方法包含：在周期性定时信号的连续上升沿和下降沿上响应于在至少第一地址端口上所接收的地址而经由多个数据端口存取存储器装置的不同存储体。

附图说明

图1A到图1C展示根据一个实施例的存储器装置和对应方法。

图1D到图1F展示根据一个实施例的另一存储器装置和对应方法。

图2A到图2C展示根据另外实施例的存储器装置和对应方法。

图2D到图2F展示根据另外实施例的另一存储器装置和对应方法。

图3A和图3B为展示根据另外实施例的存储器装置和对应方法的示意性框图。

图4为展示根据实施例的存储器装置的操作的时序图。

图5A和图5B为展示根据额外实施例的存储器装置和对应方法的示意性框图。

图6为展示根据额外实施例的存储器装置的操作的时序图。

图7为根据一个实施例的方法的流程图。

图8为根据另一实施例的方法的流程图。

图9A到图9E展示可包括于所述实施例中的结构。

图10A到图10C展示常规存储器装置和方法。

具体实施方式