[发明专利]低栅极电荷低导通电阻深沟槽功率MOSFET器件及其制造方法

说明书

技术领域

本发明涉及一种功率MOSFET器件及其制造方法，尤其是一种低栅极电荷低导通电阻深沟槽功率MOSFET器件及其制造方法，属于半导体器件的技术领域。

背景技术

沟槽功率MOS器件具有集成度高、导通电阻低、开关速度快、开关损耗小的特点，广泛应用于各类电源管理及开关转换。随着工业的发展，全球变暖导致气候环境越来越恶劣，各国开始越来越重视节能减碳和可持续发展，因此对于功率MOS器件的功耗及其转换效率要求越来越高，功耗主要由导通损耗和开关损耗组成，导通损耗主要受制与特征导通电阻大小的影响；其中，特征导通电阻越小，导通损耗越小；开关损耗主要受制于栅极电荷大小，栅极电荷越小，开关损耗也越小。因此，降低导通电阻和栅极电荷是降低功率MOS器件功耗的两个有效途径，从而能更高效地使用能源，减少更多被消耗的电能，是确保未来能源安全的很有效的途径。

降低特征导通电阻通常有两种方法，其一是通过提高单胞密度，增加单胞的总有效宽度，从而达到降低特征导通电阻的目的。但单胞密度提高后，相应的栅电荷也会增加，很难达到既降低导通电阻又同时降低栅电荷；其二是通过提高外延片掺杂浓度、减小外延层厚度来实现，但该方法会降低源漏击穿电压，因此单纯依靠降低掺杂浓度/减小外延层厚度，受制于击穿电压的大小要求。降低栅极电荷有多种方法，如华虹NEC电子在中国的专利申请（公开号为CN1877856A）中提出了厚底栅氧技术（Thick bottom oxide），降低栅漏电容Cgd，从而达到降低栅极电荷Qg的目的，该技术降低Qg约30％左右，但仍不能满足越来越高的高频应用，且不能同时明显降低特征导通电阻。

因此，如何同时降低特征导通电阻和栅极电荷，从而大大降低功率MOS器件导通损耗和开关损耗成为本技术领域技术人员的重要研究方向。

发明内容

本发明的目的是克服现有技术中存在的不足，提供一种低栅极电荷低导通电阻深沟槽功率MOSFET器件及其制造方法，其导通电阻低，栅漏电荷Qgd小，开关速度快、开关损耗低，工艺简单及成本低廉。

按照本发明提供的技术方案，所述低栅极电荷低导通电阻深沟槽功率MOSFET器件，在所述MOSFET器件的俯视平面上，包括位于半导体基板的元胞区和终端保护区，所述终端保护区位于元胞区的外圈，且终端保护区环绕包围元胞区；元胞区内包括若干规则排布且相互平行并联设置的元胞；在所述MOSFET器件的截面上，半导体基板具有相对应的第一主面与第二主面，所述第一主面与第二主面间包括第一导电类型漏极区及位于所述第一导电类型漏极区上方的第一导电类型第一外延层与第一导电类型第二外延层，第一导电类型第一外延层邻接第一导电类型漏极区；第一导电类型第二外延层内的上部设有第二导电类型阱层；元胞区的元胞采用沟槽结构，元胞沟槽位于第一导电类型第一外延层上方，深度伸入第二导电类型阱层下方的第一导电类型第二外延层或第一导电类型第一外延层；相邻元胞沟槽的侧壁上方设有第一导电类型源极区，第一导电类型源极区位于第二导电类型阱层的上部；其创新在于：

在所述MOSFET器件的截面上，所述元胞沟槽内设有屏蔽栅导电多晶硅体，所述屏蔽栅导电多晶硅体位于元胞沟槽的中心区，且所述屏蔽栅导电多晶硅体的两侧设有栅极导电多晶硅，栅极导电多晶硅与元胞沟槽的上部侧壁间设有绝缘栅氧化层，所述绝缘栅氧化层生长于元胞沟槽的上部侧壁；栅极导电多晶硅的下方设有第二屏蔽栅导电多晶硅；元胞沟槽的下部生长有屏蔽栅氧化层，屏蔽栅氧化层的厚度大于或等于绝缘栅氧化层的厚度，屏蔽栅氧化层覆盖元胞沟槽下部的侧壁及底部表面，且屏蔽栅氧化层包覆屏蔽栅导电多晶硅体的下部；

栅极导电多晶硅通过导电多晶硅绝缘介质层分别与屏蔽栅导电多晶硅体及第二屏蔽栅导电多晶硅相隔离；第二屏蔽栅导电多晶硅与屏蔽栅氧化层间设有第一隔离氧化层，第二屏蔽栅导电多晶硅通过第一隔离氧化层与元胞沟槽的侧壁及屏蔽栅导电多晶硅体相隔离；栅极导电多晶硅与屏蔽栅导电多晶硅体的下端均延伸于第二导电类型阱层的下方，且屏蔽栅导电多晶硅体的延伸深度大于栅极导电多晶硅的延伸深度；

元胞沟槽的槽口由绝缘介质层覆盖，元胞沟槽的两侧设有接触孔，绝缘介质层上淀积有金属连线，所述金属连线覆盖于绝缘介质层上并填充于接触孔内；所述金属连线与第一导电类型源极区及第二导电类型阱层欧姆接触，并实现与栅极导电多晶硅、第二屏蔽栅导电多晶硅及屏蔽栅导电多晶硅体电性连接。

所述屏蔽栅导电多晶硅体包括第一屏蔽栅导电多晶硅，所述第一屏蔽栅导电多晶硅位于元胞沟槽的中心区，且第一屏蔽栅导电多晶硅从元胞沟槽的上部延伸至屏蔽栅氧化层内。