[发明专利]一种静电抑制器及该静电抑制器的制备方法

说明书

【技术领域】

本发明涉及电子元器件领域，尤其涉及超低容量静电抑制器，以及该静电抑制器的制备方法。

【背景技术】

在现有科技及生活上，静电对人们带来了极大的影响，大到可以在不经意间将昂贵的电子器件击穿，造成电子工业年损失达上百亿美元。在航天工业，静电放电造成火箭和卫星发射失败，干扰飞行器的运行。因此静电防护在现代工业设计中显得尤为重要。目前市场主流的静电抑制器为防静电型的片式压敏电阻，其优点为易于表面贴装，但由于普通压敏电阻易老化、电容量较高的特点，在额定电压高的电路中造成强烈发热，或引起高频(30kHz以上)信号传输失真。

【发明内容】

本发明要解决的技术问题是，针对现有技术的不足，提供一种超低容量静电抑制器，解决现有技术中的元器件易于老化，容易引起高频信号传输失真的问题。

本发明另一个要解决的技术问题是，提供一种静电抑制器的制备方法，该方法工艺简单，易于批量化生产。

为了解决上述技术问题，本发明采用以下技术方案：

本发明提供一种超低容量静电抑制器，包括ZnO基体和电极，该电极设置于ZnO基体的两端，其中：所述的ZnO基体上还设置有Mg-Zn-Ti基体，该Mg-Zn-Ti基体按摩尔比4∶1∶5的MgO、ZnO、TiO₂粉料配比而成。

本发明更进一步的优选方案是：所述的Mg-Zn-Ti基体与ZnO基体的厚度比大于或等于1∶1。

本发明更进一步的优选方案是：所述的Mg-Zn-Ti基体与ZnO基体的厚度比大于或等于4∶1。

本发明还提供一种静电抑制器的制备方法，该方法包括以下步骤制得：

(1)制浆：ZnO、Mg-Zn-Ti粉体分别配置浆料，该Mg-Zn-Ti粉体按摩尔比4∶1∶5的MgO、ZnO、TiO₂粉料进行配比；

(2)流延：将上述配制好的浆料通过流延机制得厚度为20～40μm的膜片；

(3)叠层：叠层总厚为800μm～1200μm，Mg-Zn-Ti与Zn膜片厚度比大于或等于1∶1；

(4)压坯：将叠好的坯块密封，在40℃～60℃热水中等静压15min～30min；

(5)切割：将上述静压后的膜片进行切割；

(6)排胶、烧结：将上述切割后的膜片在250℃～400℃条件下进行排除有机粘合剂，排胶完成的芯片在温度为800℃～1000℃下烧结1h～3h，得到静电抑制器的芯片；

(7)退火步骤，将所述烧结后的芯片在400℃～600℃退火30min；

(8)批银及表面处理，通过在芯片的两端设置银电极，再进行表面处理得到所述的静电抑制器。

本发明更进一步的优选方案是：上述的(1)步骤中，MgO、ZnO、TiO₂粉料混合后，在温度为800℃～1000℃下预烧结得到Mg_0.8Zn_0.2TiO₃粉体，再将Mg-Zn-Ti粉体与预合成的Al₂O₃-SiO₂-BiO₂玻璃料按质量比96∶4混合制得Mg-Zn-Ti基体。

与现有技术相比，本发明通过提供的超低容量的静电抑制器，通过在ZnO基体上还设置有Mg-Zn-Ti基体，该两种基体材料烧结温度趋于一致；烧结后再进行退火处理，降低两相间应力；同时，现实静电吸收功能的是ZnO压敏电阻基体，但因其电容量较大，很难应用于电路中的静电防护，故本发明加入Mg-Zn-Ti基体降低元件的电容量，实现超低容量以减少元件对电路信号的吸收影响。

下面结合具体实施例对发明进行进一步的说明。

【具体实施方式】

本发明实施例提供一种超低容量静电抑制器，包括ZnO基体和电极，该电极设置于ZnO基体的两端，其中：所述的ZnO基体上还设置有Mg-Zn-Ti基体，该Mg-Zn-Ti基体按摩尔比4∶1∶5的MgO、ZnO、TiO₂粉料配比而成。