[发明专利]PN结隔离结构及其形成方法

说明书

技术领域

本发明涉及半导体器件以及半导体工艺技术领域，尤其涉及一种PN结隔离结构及其形成方法。

背景技术

PN结隔离结构是半导体技术中广泛应用的一种隔离结构，主要应用于双极型集成电路制造工艺中。图1示出了现有技术中的一种PN结隔离结构，主要包括：P型衬底101；形成于P型衬底101上的锑埋层102；N型外延层104；位于P型衬底101和N型外延层104中的下隔离区103；位于N型外延层104中的上隔离区105，上隔离区105和下隔离区103上下相接，二者的掺杂类型都是P型。P型掺杂的上隔离区105和下隔离区103与N型外延层104之间形成了PN结，从而将N型外延层104分隔为多个彼此隔离的隔离岛，各隔离岛作为器件区，后续可以在其上形成各种半导体器件。

现有技术中，如图1所示的PN结隔离结构的形成方法主要包括：提供轻掺杂的P型衬底101；氧化、光刻、刻蚀后形成锑埋层102的图形窗口；进行离子注入、退火形成梯埋层102；使用氢氟酸去除梯埋层102退火推进时形成的氧化层；在P型衬底101上形成注入掩膜氧化层，然后进行光刻、刻蚀、硼注入，退火氧化，形成下隔离区103；之后外延生长形成N型外延层104；在N型外延层104上形成注入掩膜氧化层，然后进行光刻、刻蚀、硼注入并退火氧化，形成上隔离区105。为了使得上隔离区105和下隔离区103上下对接，在形成上隔离区105过程中的硼注入之后需要进行长时间的高温退火，使得上隔离区105向下扩散；此外在外延生长形成N型外延层104以及形成上隔离区105的退火过程中，下隔离区103也会同时向上扩散至N型外延层104中，最终使得二者上下对接。

但是，为了能够使上隔离区105和下隔离区103扩散后上下对接，需要进行长时间的高温退火，在上下扩散的同时，上隔离区105和下隔离区103也会产生严重的横向扩散，导致其占用大量的芯片面积。

发明内容

本发明要解决的技术问题是提供一种PN结隔离结构及其形成方法，减小占用的芯片面积。

为解决上述技术问题，本发明提供了一种PN结隔离结构，包括：

P型衬底；

位于所述P型衬底上的N型外延层；

贯穿所述N型外延层的沟槽，所述沟槽的底部暴露出所述P型衬底；

填充在所述沟槽中的P型半导体层。

可选地，所述P型半导体层为P型掺杂的多晶硅层或P型掺杂的外延层。

可选地，所述沟槽的特征尺寸为0.4μm至6μm，深度为4μm至50μm，角度为80°至100°。

可选地，所述P型半导体层的掺杂浓度为10¹⁶atom/cm³至10²¹atom/cm³。

可选地，所述P型衬底的表面上还形成有N型埋层，所述N型外延层覆盖所述N型埋层。

本发明还提供了一种PN结隔离结构的形成方法，包括：

提供P型衬底；

在所述P型衬底上形成N型外延层；

对所述N型外延层和P型衬底进行刻蚀以形成沟槽，所述沟槽贯穿所述N型外延层且其底部暴露出所述P型衬底；

在所述沟槽中填充P型半导体层。

可选地，在所述沟槽中填充P型半导体层包括：

在所述沟槽中沉积P型掺杂的多晶硅层；或者，

在所述沟槽中外延生长P型掺杂的外延层。

可选地，所述沟槽的特征尺寸为0.4μm至6μm，深度为4μm至50μm，角度为80°至100°。

可选地，所述P型半导体层的掺杂浓度为10¹⁶atom/cm³至10²¹atom/cm³。

可选地，在所述沟槽中填充P型半导体层之后，所述形成方法还包括：对所述P型半导体衬底进行退火。

可选地，在形成所述P型外延层之前所述形成方法还包括：在所述P型衬底的表面形成N型埋层。

与现有技术相比，本发明具有以下优点：

本发明实施例的PN结隔离结构及其形成方法中，首先在N型外延层上形成沟槽，之后在沟槽中填充P型半导体层，避免了传统的PN结隔离结构形成过程中的热过程长、横向扩散严重、隔离结构占用芯片面积大的问题，而且本实施例的PN结隔离结构中的P型半导体层的掺杂浓度比较均匀。