[发明专利]半导体器件及其制造方法

说明书

技术领域

本发明涉及半导体器件及其制造方法。本发明尤其涉及具有外延的源漏延伸区的半导体器件及其制造方法。

背景技术

当前，数以百万的半导体器件被集成在一起以形成超大规模集成电路。

图1示出常规的半导体器件(晶体管)的截面图。晶体管一般包括半导体衬底(为了清楚起见，此处未示出)上的栅极电介质层140和栅极电介质层140上的栅极层150。在栅极电介质层140和栅极层150的侧壁上形成有侧壁间隔件160和165。晶体管一般还包括栅极层两侧150的一对源漏区110。此外，一对源漏延伸区120形成在半导体衬底的表面区域中，并延伸到栅极电介质层140和栅极层150之下。沟道区130形成在一对源漏延伸区120之间、栅极电介质层140之下的半导体衬底中。

随着晶体管的特征尺寸不断地缩小，希望源漏延伸区120的结深浅(或厚度小)以减小结电容(C_junc)，并且还希望源漏延伸区120的激活掺杂剂浓度高以减小积累电阻(R_acc)，从而增大晶体管的驱动电流。

为了上述目的，通常对于通过离子注入所形成的源漏延伸区进行退火，尤其是激光熔化/亚熔退火。

但是，本发明的发明人对此进行了深入研究，发现通过离子注入和激光熔化/亚熔退火所形成的源漏延伸区的结深以及激活掺杂剂浓度有待进一步的改善。顺便提及的是，虽然通常使用SIMS(二次离子质谱术)来测量激光熔化/亚熔退火之后的掺杂剂分布，但是SIMS并不能辨别掺杂剂是否被激活。

因此，本发明的发明人意识到，需要一种源漏延伸区的结深浅(或厚度小)且激活掺杂剂浓度高的半导体器件及其制造方法。

发明内容

鉴于以上问题提出本发明。

本发明的一个目的是提供一种源漏延伸区的结深浅(或厚度小)且激活掺杂剂浓度高的半导体器件及其制造方法。

根据本发明的第一方面，提供一种半导体器件，其特征在于，所述半导体器件包括：在半导体衬底上形成的被图案化的叠层结构，所述叠层结构从下至上依次包括锗半导体层、栅极电介质层和栅极层；在所述锗半导体层的两侧选择性外延生长的被掺杂的外延半导体层，其中，所述外延半导体层形成抬高的源漏延伸区，并且所述锗半导体层用作沟道区。

优选地，所述外延半导体层的掺杂浓度为5.0×10¹⁹～5.0×10²¹cm^-3。

优选地，所述外延半导体层的厚度为5～50nm。

优选地，所述半导体器件为PMOS晶体管。

优选地，所述外延半导体层为Ge层。

优选地，所述锗半导体层相对于所述栅极电介质层被底切，并且，所述锗半导体层被底切掉的长度为栅极长度的10～20％。

优选地，所述栅极电介质层和所述栅极层被替换为高K栅极电介质层和金属栅极层。

优选地，所述高K栅极电介质层为U形，并且所述金属栅极层被所述高K栅极电介质层包围。

根据本发明的第二方面，提供一种半导体器件的制造方法，其特征在于，所述制造方法包括如下步骤：在半导体衬底上形成被图案化的叠层结构，所述叠层结构从下至上依次包括锗半导体层、栅极电介质层和栅极层；在所述锗半导体层的两侧选择性外延生长被掺杂的外延半导体层，以形成抬高的源漏延伸区；以及将所述栅极电介质层和所述栅极层替换为高K栅极电介质层和金属栅极层，而留下所述锗半导体层用作沟道区。

优选地，所述外延半导体层的掺杂浓度为5.0×10¹⁹～5.0×10²¹cm^-3。

优选地，所述外延半导体层的厚度为5～50nm。

优选地，所述锗半导体层为SiGe层，并且Ge的浓度为30～40原子％。

优选地，所述半导体器件为PMOS晶体管。

优选地，所述外延半导体层为Si层。

优选地，所述选择性外延生长的条件如下：H₂的流量为10～50slm，Si源的流量为100～300sccm，HCl的流量为50～300sccm，AsH₃1％/H₂、B₂H₆ 1％/H₂或PH₃ 1％/H₂的流量为100～500sccm，温度为620～800℃，并且压力为0.1～1.0托。