[发明专利]半导体器件及其制造方法有效

专利信息
申请号: 201110146824.6 申请日: 2011-06-02
公开(公告)号: CN102810561A 公开(公告)日: 2012-12-05
发明(设计)人: 蒋莉;黎铭琦;朱普磊 申请(专利权)人: 中芯国际集成电路制造(上海)有限公司
主分类号: H01L29/49 分类号: H01L29/49;H01L21/28
代理公司: 中国国际贸易促进委员会专利商标事务所 11038 代理人: 杨国权
地址: 201203 *** 国省代码: 上海;31
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摘要:
搜索关键词: 半导体器件 及其 制造 方法
【说明书】:

技术领域

发明涉及半导体器件及其制造方法,具体来说,涉及使用铝合金作为金属栅极的半导体器件及其制造方法。

背景技术

随着半导体器件的尺寸变得越来越小,栅极结构的尺寸和栅极绝缘层的厚度也相应地减小。然而,当氧化硅的栅极绝缘层变得很薄时,漏电流将变得过大。为了减少漏电流,使用具有高介电常数(高k)的材料代替氧化硅来形成栅极绝缘层。然而,多晶硅栅极可能与高k材料反应,并且多晶硅栅极存在栅极耗尽效应、硼渗透等等问题,从而影响器件的性能。因此,使用金属材料来作为栅极。

高k-金属栅极已成为主流。通常使用铝来作为金属栅极。在铝栅制造工艺中,铝栅的化学机械抛光(CMP)是最关键工艺之一。然而,铝是一种活泼金属,在CMP和后续清洗工艺期间容易在酸性和碱性的环境中受到腐蚀。如果在铝栅上出现铝的腐蚀和凹坑,则将极大地影响器件的性能和可靠性。

发明内容

本发明的一个目的是制造性能更可靠的半导体器件。

根据本发明的第一方面,提供了一种半导体器件,包括:具有高介电常数的栅极绝缘层;在该栅极绝缘层上的第一阻挡层;以及在该第一阻挡层上的由铝合金层构成的铝合金栅极。

优选地,该半导体器件还包括在该第一阻挡层上的功函数金属层,其中该铝合金栅极在该功函数金属层上。

优选地,该半导体器件还包括在该功函数金属层上的第二阻挡层,其中该铝合金栅极在该第二阻挡层上。更优选地,该功函数金属层是厚度为40埃到120埃的TiAl合金层,该第二阻挡层是厚度为10埃到50埃的TiN阻挡层。

优选地,该栅极绝缘层是厚度为10埃到30埃的铪氧化物层。

优选地,该第一阻挡层包括层叠的厚度为10埃到50埃的TiN层和厚度为5埃到15埃的TaN层。

优选地,该铝合金层是铝钛合金层。

优选地,从该栅极绝缘层的顶面到该铝合金栅极的顶面的高度为300埃到400埃。

优选地,该铝钛合金层的厚度为250埃到300埃。

根据本发明的第二方面,提供了一种制造半导体器件的方法,包括:在衬底上形成层间电介质层以及嵌在该层间电介质层中的伪栅极;去除该伪栅极,从而在该层间电介质层中形成凹槽;沉积具有高介电常数的栅极绝缘层;在该栅极绝缘层上沉积第一阻挡层;在该第一阻挡层上沉积金属层;在该金属层上沉积铝层;进行退火,以便至少使该金属层的上部与该铝层的下部形成铝合金;以及进行化学机械抛光直到露出在该凹槽之外的该层间电介质层以及铝合金。

优选地,在该沉积第一阻挡层的步骤之后且在该沉积金属层的步骤之前还包括以下步骤:在该第一阻挡层上沉积功函数金属层。

优选地,在该沉积功函数金属层的步骤之后且在该沉积金属层的步骤之前还包括以下步骤:在该功函数金属层上沉积第二阻挡层。更优选的是,该沉积功函数金属层的步骤包括沉积厚度为40埃到120埃的TiAl合金层,该沉积第二阻挡层的步骤包括沉积厚度为10埃到50埃的TiN阻挡层。

优选地,该沉积栅极绝缘层的步骤包括沉积厚度为10埃到30埃的铪氧化物层。

优选地,该沉积第一阻挡层的步骤包括依次沉积厚度为10埃到50埃的TiN层和厚度为5埃到15埃的TaN层。

优选地,该沉积铝层的步骤包括通过物理气相沉积在380℃到460℃的温度下沉积该铝层。

优选地,该退火步骤在300℃到460℃的温度下进行。

优选地,该沉积金属层的步骤包括沉积钛层作为该金属层,而该退火形成的铝合金为铝钛合金。

优选地,通过物理气相沉积来沉积该金属层。

优选地,在化学机械抛光之后的铝钛合金的厚度为250埃到300埃。

本发明的一个优点在于,通过使用铝合金作为最终的金属栅极,从而改善了金属栅极缺陷性能,并且因此提高了半导体器件的可靠性。

通过以下参照附图对本发明的示例性实施例的详细描述,本发明的其它特征及其优点将会变得更为清楚。

附图说明

参照附图,根据下面的详细描述,可以更加清楚地理解本发明。为了清楚起见,图中各个层的相对厚度以及特定区域的相对尺寸并没有按比例绘制。在附图中:

图1A-1G是根据本发明的第一实施例的半导体器件在其制造过程中的各个阶段处的示意性截面图;

图2A和图2B分别示出了对铝和铝钛合金进行CMP之后用扫描电子显微镜(SEM)观察到的表面;以及

图3A-3H是根据本发明的示例1的半导体器件在其制造过程中的各个阶段处的示意性截面图。

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