[发明专利]用于存储器的字线驱动器

说明书

技术领域

本文中所揭示的标的物涉及存取存储器，且更特定来说涉及字线驱动器的操作。

背景技术

举例来说，存储器装置可用于许多类型的电子装备中，例如计算机、蜂窝电话、PDA、数据记录器、游戏及导航设备。对较小及/或能力更高的电子装备的不断需求可产生对较小、较高密度存储器装置的需要，此可涉及解决与材料相关联的较低边界及原子或分子级的电子行为的途径的小半导体特征大小。因此，除减小半导体特征大小以外用以增加存储器密度的方法可涉及(举例来说)新配置、新电路布局及/或用以操作存储器组件的新方法。

附图说明

将参考以下各图描述非限制性及非穷尽性实施例，其中除非另外说明，否则所有各图中相似参考编号指代相似部件。

图1到5是根据实施例的字线驱动器的示意性电路图。

图6是根据一实施例的字线驱动器及存储器阵列的一部分的示意性电路图。

图7是根据一实施例的字线驱动器及存储器阵列的一部分的横截面图。

图8是根据一实施例的计算系统及存储器装置的示意图。

具体实施方式

此说明书通篇所提及的“一个实施例”或“一实施例”意指结合一实施例描述的特定特征、结构或特性包括在所请求的标的物的至少一个实施例中。因此，在此说明书通篇的各个地方出现的片语“在一个实施例中”或“一实施例”未必全部指代相同实施例。此外，可将特定特征、结构或特性组合在一个或一个以上实施例中。

在一实施例中，驱动存储器阵列中的字线的过程可涉及并入有互补金属氧化物半导体(CMOS)晶体管与一个或一个以上电阻器的特定组合的字线驱动器。举例来说，可使用一个或一个以上N沟道金属氧化物半导体场效(NMOS)晶体管来执行下拉过程，而使用一个或一个以上电阻器来执行上拉过程。此字线驱动器可提供益处，其包括与全CMOS晶体管字线装置(例如，无感电阻器)的面积相比由此字线驱动器占据的存储器装置的面积减小。可在不损失性能的情况下实现面积的此节省。举例来说，针对相变存储器(PCM)或NOR快闪存储器中的行及列解码及/或字线驱动的电路可占据由所述存储器的阵列占据的面积的大约三分之一。所占据面积的此比率可至少部分地取决于存储器的所要性能。本文中所描述的实施例可允许减小分配给行解码及/或字线驱动功能的存储器面积的此比例。当然，此益处仅为实例，且所请求的标的物不受限于此。

在一特定实施例中，一种存储器装置可包含存储器单元阵列的可经由字线寻址的存储器单元，所述字线可对应于所述存储器单元阵列的一行。存储器装置还可包含一系列电路元件，本文中称为上拉下拉(PUPD)串，以选择或取消选择存储器单元阵列的字线。此PUPD串可包含电连接于所述字线与电流宿之间以选择字线的下拉晶体管及电连接于所述字线与电压源之间以取消选择所述字线的一个或一个以上上拉电阻器。此些上拉电阻器可串联连接到下拉晶体管，如下文进一步详细地描述。在一特定实施方案中，一个或一个以上此些上拉电阻器可包含存储器单元阵列的边缘上或附近的硅扩散部。举例来说，硅扩散部可包含植入于硅衬底中的n型材料。包含硅扩散部的上拉电阻器可位于字线的延伸到存储器单元阵列中的存储器单元的基极的开头上或附近。当然，所请求的标的物不受限于以上实例中所描述的PUPD串的此些细节。

在另一特定实施例中，存储器装置可进一步包含用以在两个连续下拉晶体管之间将电流注入到PUPD串中的额外晶体管。此配置可允许以比在没有此经注入电流的情况下执行的速率快的速率来取消选择字线，如下文详细地描述。在一特定实施方案中，反相器可电连接于连续两个下拉晶体管中的一者的基极与所述额外晶体管的基极之间，但所请求的标的物不受限于此。