[发明专利]半预充动态电路

说明书

技术领域

本发明涉及CMOS电路中的动态电路技术领域，特别涉及一种半预充动态电路。

背景技术

CMOS电路的功能实现可以由静态电路或动态电路来完成。传统的CMOS静态电路因输入信号要同时驱动NMOS和PMOS晶体管，而存在固有的速度缺陷。CMOS动态电路的输入信号只需驱动NMOS(或PMOS)晶体管，所以在速度和面积上相对于CMOS静态电路有很大优势。

传统的CMOS动态电路结构如图1所示^[1]，它主要包括预充管(Mp)、下拉逻辑网络(Pull Down Net(PDN))、保持管(Mk)及输出反相器。传统CMOS动态电路的延时主要决定于求值阶段开始到DYN被下拉至GND的时间(如果需要被下拉)，而DYN不需被下拉时节省出来的时间被浪费了。

SherifM.Sharroush等人提出了一种将动态结点预充到VDD/2、再根据输入情况将其继续充电至VDD或放电至GND的电路结构，可以将速度提高75％，被称之为半预充CMOS动态电路^[2]，如图2所示^[3]。

在传统CMOS动态电路的基础上，预充管Mp的源端电压被换成了V_DD/2，同时加入了一个比较器来控制保持管Mk，比较器比较动态结点电压与参考电压(Vref)。

当CLK为低电平时，电路处于预充阶段，此时预充管只将DYN充电至V_DD/2。当CLK为高电平时，电路处于求值阶段。此时如果下拉逻辑网络(Pull Down Net(PDN))不下拉DYN，则比较器输出低电平，使得保持管打开并将DYN继续充电至V_DD；如果PDN下拉DYN，则当DYN下降至低于Vref时，保持管关闭，PDN继续下拉DYN至GND。

参考电压应略小于V_DD/2，以使保持管在求值阶段初期打开，否则DYN将无法继续充电至V_DD。

Sherif M.Sharroush等人采用了图3所示的差分放大器结构作为比较器^[4]。当Vin大于Vref时，OUT-结点的电容放电使OUT-电压降低；OUT-电压降低又使M4电流增加，从而给OUT+结点的电容充电使OUT+电压升高；OUT+电压升高又使得M3给OUT-结点电容充电的电流减小，使得OUT-电压进一步降低。如此的正反馈最终使OUT-降低到一个低电平。当Vin小于Vref时情况亦然。

在这种半预充电路结构中，存在若干问题需要解决，主要体现在功耗方面。

1、在预充阶段DYN被充电至V_DD/2的电平，使得输出反相器中的PMOS与NMOS均一定程度地导通，从而引起直流功耗。

2、若上一周期的求值使得DYN被充电至V_DD，则保持管打开，且在下一周期DYN被预充到V_DD/2的过程中保持管一直打开，这样便形成了一条由电源V_DD到电源V_DD/2的直流通路，且持续整个下一周期的预充阶段。

3、在图3由简单差分放大器实现的比较器中，当Vin大于Vref时OUT-将变为低电平，使得M4打开，而Vref的设置也会使M2一定程度地打开，从而引起M4到M2的直流功耗。

4、此外，图3中的比较器只有在Vref大于V_DD/2时才能正常工作。这是因为最终OUT+的电压是M4与M2分压的结果，Vref过小会导致OUT+的电压无法下降至低电平。而又要求Vref略小于DYN被预充到的电压，故只有提高预充电压使其大于V_DD/2才能使整个电路正常工作，这就增加了DYN被下拉至GND的时间。

本发明引用的参考文献如下：

[1]A.S.Sedra and K.C.Smith，Microelectronic Circuits，Fourth Edition，New York：Oxford，1998.

[2]L.Ding and P.Mazumder，On Circuit Techniques to Improve Noise Immunity of CMOS Dynamic Logic，IEEE Transactions on Circuits and Systems，2004.