[发明专利]一种实现位填充的并行设计电路

权利要求书

1.一种实现位填充的并行设计电路，其特征在于所述电路包含延迟单元、判断对象重组单元、参照对象重组单元、判断单元、填充单元和累加单元。

2.如权利要求1所述的一种实现位填充的并行设计电路，其特征在于所述延迟单元对输入端数据进行延迟。

3.如权利要求1所述的一种实现位填充的并行设计电路，其特征在于所述判断对象重组单元设定并输出判断对象。

4.如权利要求1或3所述的一种实现位填充的并行设计电路，其特征在于所述判断对象重组单元采用以下模式设定判断对象：

1)当已被填充的0的个数为0时，判断对象为din_d1[7:0]；

2)当已被填充的0的个数为1时，判断对象为{din_d1[6:0]，din_d2[7]}；

3)当已被填充的0的个数为2时，判断对象为{din_d1[5:0]，din_d2[7:6]}；

4)当已被填充的0的个数为3时，判断对象为{din_d1[4:0]，din_d2[7:5]}；

5)当已被填充的0的个数为4时，判断对象为{din_d1[3:0]，din_d2[7:4]}；

6)当已被填充的0的个数为5时，判断对象为{din_d1[2:0]，din_d2[7:3]}；

7)当已被填充的0的个数为6时，判断对象为{din_d1[1:0]，din_d2[7:2]}；

8)当已被填充的0的个数为7时，判断对象为{din_d1[0]，din_d2[7:1]}；

9)当已被填充的0的个数为8时，判断对象为din_d2[7:0]，情况与当已被填充的0的个数为0时类同；

10)当已被填充的0的个数为9时，判断对象为{din_d2[6:0]，din_d3[7]}，情况与当已被填充的0的个数为1时类同。

5.如权利要求4所述的种实现位填充的并行设计电路，其特征在于当已被填充的0的个数为8或9的时候，输入数据停止一个时钟周期。

6.如权利要求1所述的一种实现位填充的并行设计电路，其特征在于所述判断对象重组单元输出的判断对象分别连接到判断单元和填充单元的输入端。

7.如权利要求1所述的一种实现位填充的并行设计电路，其特征在于所述参照对象重组单元通过取电路输出结果的高6位来设定参照对象。

8.如权利要求1所述的一种实现位填充的并行设计电路，其特征在于所述参照对象重组单元输出的参照对象连接到判断单元的输入端。

9.如权利要求1所述的一种实现位填充的并行设计电路，其特征在于所述判断单元判断需进行位填充的数量和查找哪些位需要被填充，并把判断结果输出到填充单元。