[发明专利]集成电路结构

说明书

技术领域

本发明大体涉及集成电路，且更特别涉及半导体鳍状物与鳍式场效应晶体管(Fin field-effect transistor，FinFET)及其形成方法。

背景技术

随着增加集成电路的缩小尺寸与增加对集成电路速度的高要求，晶体管必须具有较高的驱动电流与越来越小的尺寸。鳍式场效应晶体管(Finfield-effect transistor，FinFET)因此被发展。图1显示一常见鳍式场效应晶体管的剖面图，其中该剖面图由横跨鳍状物而非源极与漏极区来制作。将鳍状物100形成为垂直的硅鳍状物延伸高于基底102并用以形成源极与漏极区(未显示)及介于其间的通道区。鳍状物100的形成包括使基底102凹陷以形成凹陷处、以一介电材料填满凹陷处、执行一化学机械研磨(chemical mechanicalpolish，CMP)以移除介电材料高于鳍状物的超出部分，及使介电材料的顶部层凹陷以使于凹陷处中的介电材料的剩余部分形成浅沟槽隔离区(shallowtrench isolation，STI)120。浅沟槽隔离区120通常包括氧化硅。栅极108形成于鳍状物100上。形成栅极介电质106以分隔鳍状物100与栅极108。

寄生电容器110被产生于栅极108与鳍状物100之间，其中浅沟槽隔离区120作为寄生电容器110的绝缘体。寄生电容器110的电容值(capacitancevalue)为浅沟槽隔离区120的形状与浅沟槽隔离区120的材料(例如k值)的函数。寄生电容不利地影响分别的集成电路的性能并需要被减少。

发明内容

本发明的目的在于克服现有技术中的缺陷。

根据实施例的一态样，一种集成电路结构包括一基底，其具有一第一部分于一第一元件区中与一第二部分于一第二元件区中；以及两个隔离区于该第一元件区中且于该基底上。所述两个隔离区包括一第一介电材料其具有一第一k值。一半导体条介于所述两个隔离区之间并与所述两个隔离区邻接，随着该半导体条的一顶部部分形成一半导体鳍状物于所述两个隔离区的顶部表面上。一额外的隔离区于该第二元件区中且于该基底上。该额外的隔离区包括一第二介电材料其具有大于该第一k值的一第二k值。

根据本发明另一实施例，一种集成电路结构，包括：

一半导体基底，其包括一第一部分于一元件内区中与一第二部分于一元件间区中；

一元件内浅沟槽隔离区于该半导体基底上，其中该元件内浅沟槽隔离区由具有一第一k值的一低介电常数介电材料所形成；

一第一鳍式场效应晶体管，包括：

一半导体鳍状物与该元件内浅沟槽隔离区邻接且于该元件内浅沟槽隔离区上；

一栅极介电质于该半导体鳍状物上；以及

一栅极电极于该栅极介电质上，其中该栅极电极包括一部分直接于该元件内浅沟槽隔离区上；以及

一元件间浅沟槽隔离区于该半导体基底上，其中没有栅极电极直接形成于该元件间浅沟槽隔离区上，且其中该元件间浅沟槽隔离由一非低介电常数介电材料所形成，该非低介电常数介电材料具有大于该第一k值的一第二k值。

也公开其他实施例。

通过使用低介电常数材料来形成元件内浅沟槽隔离区，减少了鳍式场效应晶体管的寄生栅极电容并且增加分别的鳍式场效应晶体管的速度。

为了让本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举优选实施例，并配合附图，进行详细说明。

附图说明

图1显示一常见鳍式场效应晶体管的剖面图；

图2至图10A为根据一实施例在鳍式场效应晶体管制造中的中间阶段的剖面图；

图10B显示于图10A中所示结构的俯视图。

其中，附图标记说明如下：

100～鳍状物

102～基底

106～栅极介电质

108～栅极

110～寄生电容器

120～浅沟槽隔离区(shallow trench isolation，STI)

20～半导体基底

100～元件内区(intra-device region)

200～元件间区(inter-device region)

22～焊垫层

24～掩模层

26～光致抗蚀剂

28～开口

32～沟槽

D～沟槽32的深度

W～沟槽32的宽度

33～半导体条

34～低介电常数材料

34’～元件内浅沟槽隔离区(intra-device shallow trench isolation region)