[发明专利]快闪存储器的制造方法

说明书

技术领域

本发明涉及半导体制造技术领域，特别涉及一种快闪存储器的制造方法。

背景技术

在目前的半导体产业中，集成电路主要可分为三大类型：模拟集成电路、数字集成电路和数/模混合集成电路。作为数字集成电路的一个重要类型，存储器件，尤其是快闪存储器(flash memory，简称闪存)的发展尤为迅速，主要因为闪存具有在不加电的情况下能长期保存信息、且具有集成度高、存取速度快、易于擦除和重写等优点。

专利号为ZL99106789.4的中国专利，即公开了一种快闪存储器及其制造方法。如图1所示，现有的快闪存储器根据器件区域划分，通常包括存储器单元阵列区I以及外围电路区II两部分，为了提高芯片的集成度并便于布线，存储器单元阵列区I中存储单元呈阵列排布，其器件间距通常小于外围电路区II。例如，图1中各存储单元栅极结构1之间的间距d小于外围电路CMOS器件栅极2之间的间距D。在现有的快闪存储器制造工艺中，上述存储单元的栅极侧壁与CMOS器件的栅极侧壁是同时形成的，然后分别在存储器单元阵列区I以及外围电路区II中进行有源区的制作，因此无论是存储器单元阵列区I还是外围电路区II均具有一致的侧壁厚度。

现有的快闪存储器制造工艺具有如下缺点：外围电路区II在形成栅极2的侧壁后，需要采用离子掺杂工艺进行源/漏极等有源区的制作，上述离子掺杂工艺需要采用较高的操作电压，为了提高器件的耐压性，所述栅极2的侧壁的厚度要求也较大。而在存储器单元阵列区I中，由于器件密集度更高，控制栅结构1的间距较小，如果形成过厚的侧壁将导致相邻的栅极结构1之间的侧壁连接，甚至形成空洞，对后续工艺造成不良的影响，因此所述控制栅结构1的侧壁厚度要求较薄。以上对侧壁厚度的不同需求，导致现有快闪存储器制造方法中，侧壁形成工艺的工艺窗口较小，进而影响了产品的良率。

发明内容

本发明解决的问题是现有的快闪存储器制造方法，侧壁形成工艺窗口过小，难以同时满足存储器阵列区与外围电路区对侧壁的不同厚度需求，而影响产品良率的问题。

本发明提供的一种快闪存储器的制造方法，包括：

提供半导体结构，所述半导体结构包括存储单元阵列区以及外围电路区，所述存储单元阵列区以及外围电路区分别具有栅极结构；在存储单元阵列区以及外围电路区的栅极结构表面形成绝缘侧壁；仅在所述外围电路区的绝缘侧壁表面形成牺牲侧壁，然后进行离子掺杂工艺，以形成外围电路区的有源区。

可选的，所述外围电路区包括第一器件区以及第二器件区，在外围电路区的绝缘侧壁表面先形成牺牲侧壁然后制作有源区的步骤包括：在已形成绝缘侧壁的存储单元阵列区以及外围电路区表面形成第一牺牲介质层；刻蚀位于第一器件区的第一牺牲介质层，在第一器件区的绝缘侧壁表面形成第一牺牲侧壁，并利用图形化的光刻胶在第一器件区内进行第一离子掺杂工艺；去除所述光刻胶、第一牺牲介质层以及第一牺牲侧壁；在所述存储单元阵列区以及外围电路区表面形成第二牺牲介质层；刻蚀位于第二器件区的第二牺牲介质层，在第二器件区的绝缘侧壁表面形成第二牺牲侧壁，并利用图形化的光刻胶在第二器件区内进行第二离子掺杂工艺，所述第二离子掺杂工艺与第一离子掺杂工艺的掺杂类型相反；去除所述光刻胶、第二牺牲介质层以及第二牺牲侧壁。

可选的，所述绝缘侧壁的材质为氮化硅、氧化硅或其组合。具体的，所述绝缘侧壁为氧化硅-氮化硅-氧化硅复合结构。

可选的，所述第一器件区为NMOS晶体管区，所述第二器件区为PMOS晶体管区。形成外围电路区的有源区包括：分别在NMOS晶体管区以及PMOS晶体管区内进行N型离子掺杂以及P型离子掺杂。

可选的，所述第一牺牲介质层以及第二牺牲介质层的材质均为无定形碳。所述去除光刻掩模、第一牺牲介质层、第二牺牲介质层以及第一牺牲侧壁、第二牺牲侧壁包括：在氧气等离子体环境下，进行灰化工艺。所述灰化工艺的温度范围为100℃～350℃。

可选的，还包括在存储单元阵列区进行离子掺杂形成有源区的步骤。

本发明通过在外围电路区的绝缘侧壁表面形成牺牲侧壁，以解决外围电路区进行离子掺杂工艺时对器件耐压性的需求，从而扩大了形成绝缘侧壁的工艺窗口，提高产品的良率。

附图说明

通过附图中所示的本发明的优选实施例的更具体说明，本发明的上述及其他目的、特征和优势将更加清晰。附图中与现有技术相同的部件使用了相同的附图标记。附图并未按比例绘制，重点在于示出本发明的主旨。在附图中为清楚起见，放大了层和区域的尺寸。

图1是现有的快闪存储器剖面结构示意图；