[发明专利]芯片级ECO缩小

说明书

相关申请的交叉参考

本申请要求于2009年9月18日提交的标题为“Chip-Level ECO Shrink”的美国临时申请第61/243,878号的权益，其全部内容结合于此作为参考。

本申请涉及2007年5月30日标题为“Design Flow for Shrinking CircuitsHaving Non-Shrinkable IP Layout”的共同转让美国专利申请第11/807,640号，其全部内容结合于此作为参考。

技术领域

本发明总的来说涉及集成电路的设计和制造，更具体地，涉及不同技术代之间集成电路的缩小。

背景技术

为了集合更多功能以及实现更好的性能和更低的成本，逐渐以更小的尺寸形成集成电路。然而，存在有已经设计为较大尺寸设计的遗留电路。将这些电路重写设计为更小尺寸的成本效率较低，尽管遗留电路的设计可以被缩小并实现在硅晶片上。

由于集成电路的性能通常与它们的尺寸相关，所以一些集成电路优选地不被缩小。例如，模拟电路和一些高速集成电路需要保持它们的原始尺寸，以在不同代的集成电路之间使它们的性能保持不变。这引起了左右为难的问题。由于这些不可缩小的集成电路经常与可缩小的集成电路集成在相同的半导体芯片中，所以半导体芯片上的集成电路不能够被均匀地缩小。相反，仅需要努力缩小可缩小电路，而保持不可缩小的电路不变。

为了实现该目的，首先可以放大(扩大)不可缩小电路的布局。然后，由不可缩小电路的放大布局中生成总体设计。然后，放大的布局和对应的总体设计与可缩小电路布局的布局和总体设计合并，以生成新的集成电路。然后，铸件将新的集成电路缩小到与不可缩小的电路放大前的布局相同的规模。因此，不可缩小电路的布局被恢复到原始尺寸，同时可缩小电路被缩小。

然而，用于缩小集成电路的传统方法具有一些缺点。首先，在处理缩小时没有灵活性。基本上，仅有两种类型的电路可以以传统方法来处理，包括不被缩小的电路和以相同比率缩小的所有其他电路。如果在同一芯片中需要以不同比率进行缩小，则传统方法不能够处理它们。第二，在放大不可缩小电路之后，如果其比较大而必须覆盖周围电路，则会发生错误，还没有提供对这种错误情况的解决方法。

发明内容

根据本公开的一个方面，用于形成集成电路的方法包括：提供包括第一智力特性件(IP)的芯片表征件的布局。生成与第一IP重叠且从第一IP的边缘伸出的切割线。切割线将芯片表征件划分为多个电路区域。多个电路区域相对于第一IP的位置向外偏移，以产生空间。第一IP被放大到该空间中以生成放大IP。然后进行直接缩小。

根据本发明的一种用于形成集成电路的方法，所述方法包括：

提供包括第一智力特性件(IP)的芯片表征件的第一布局；

生成与所述第一IP的边缘重叠且从所述第一IP的边缘伸出的切割线，其中，所述切割线将所述芯片表征件划分为第一多个电路区域；

使所述多个电路区域相对于所述第一IP的位置向外偏移，其中，通过偏移的步骤生成空间；以及

所述第一IP被放大到所述空间中以生成第一放大的IP，其中，所述第一IP根据第一比率放大。

根据本发明的一个实施例所述的方法，其中，偏移所述第一多个电路区域的步骤包括加宽所述切割线以生成加宽的切割线，其中，所述空间包括加宽的切割线的部分。

根据本发明的一个实施例所述的方法，其中，所述切割线包括在第一方向上延伸的第一切割线，以及在与所述第一方向垂直的第二方向上延伸的第二切割线，以及其中，在放大所述第一IP的步骤中，所述第一IP在所述第一方向和所述第二方向上放大。

根据本发明的一个实施例所述的方法，其中，所述芯片表征件的第一布局还包括第二IP，其中所述方法还包括：

生成与所述第二IP的边缘重叠并从所述第二IP的边缘延伸出的附加切割线；

加宽所述附加切割线以生成加宽的附加切割线；以及

放大所述第二IP以重叠至少部分所述加宽的附加切割线，其中，所述第二IP根据第二比率放大。

根据本发明的一个实施例所述的方法，其中，所述第二比率不同于所述第一比率。

根据本发明的一个实施例所述的方法，还包括在偏移所述多个电路区域之后，压缩所述第一多个电路区域。

根据本发明的一个实施例所述的方法，其中，在偏移步骤中偏移的所有电路区域在相同方向上被压缩。