[发明专利]减小半导体器件中通孔尺寸的方法

说明书

技术领域

本发明涉及半导体制造工艺，特别涉及减小半导体器件中通孔尺寸的方法。

背景技术

集成电路制造工艺是一种平面制作工艺，其结合光刻、刻蚀、沉积、离子注入等多种工艺，在同一衬底上形成大量各种类型的复杂器件，并将其互相连接以具有完整的功能。

为了在两层以上的导电层中形成互连线，半导体制作过程中常需要制作大量的通孔。随着半导体制造技术推进到更加先进的深亚微米技术，半导体金属布线的层数越来越多，相应的通孔刻蚀工艺步骤也越来越多，并且通孔的尺寸随着器件设计尺寸的减小也逐步减小。以DRAM(动态随机存储器)制造为例，存储量由4M发展到512M时，设计规则由1μm缩小到0.16μm，其中通孔的尺寸也从0.8μm下降到0.25μm。通孔尺寸越小，刻蚀的难度也越来越大，而通孔的形成质量对于电路的性能影响很大，尤其对于65nm以下工艺，如果其工艺结果出现偏差，将会导致电路的电性能变差，严重时器件将不能正常工作。

现有的工艺中，形成半导体器件中的通孔的方法如图1A至1B所示。

如图1A所示，首先在衬底101上沉积一层刻蚀停止层102，在刻蚀停止层102上沉积介质层103，该层要求为低k(介电常数)的介质材料层。在介质层103的表面形成硬掩膜层104，在硬掩膜层104的表面形成底部抗反射层105，然后在该底部抗反射层105的表面涂敷一层光刻胶层，通过曝光显影方法形成具有图案的光刻胶层106。

如图1B所示，以光刻胶层106为掩膜，依次刻蚀底部抗反射层105、硬掩膜层104和介质层103，直到刻蚀停止层102为止，形成通孔107。其中，在刻蚀硬掩膜层104时，硬掩膜层104的刻蚀工艺完成后即换另外一种气体以刻蚀下方的介质层103。最后采用灰化工艺去除光刻胶层106和底部抗反射层105。

为了减小通孔的尺寸，传统的工艺中一般通过减小光刻胶层的开口图案来达到目的。例如专利号为03102525.0的专利公开了一种通过双层光刻胶的二次曝光形成微细图案的方法，其缺点在于不能利用传统设备并且工艺复杂；专利号为200310124851.9的专利公开了一种形成微细图案的方法，其缺点在于必须采用新设备并增加工艺步骤而且难以精确控制光刻胶图案的关键尺寸。因此，需要一种新的方法，既能够减小半导体器件中通孔尺寸，又不会因为增加工艺步骤或需要采用新设备而使生产成本增加。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

本发明提供了一种形成通孔的方法，包括：(a)提供前端器件结构，所述前端器件结构上具有层间介质层，所述层间介质层上具有硬掩膜层，所述硬掩膜层上形成有具有开口图案的光刻胶层，所述开口图案的尺寸L大于设定的通孔目标值D；(b)以所述光刻胶层为掩膜，刻蚀所述硬掩膜层，将所述开口图案转移到所述硬掩膜层，直至露出部分所述层间介质层；(c)以所述光刻胶层为掩膜，采用与步骤(b)相同的刻蚀条件对所述硬掩膜层进行刻蚀，刻蚀时间＝A×(L-D)，其中A为一系数；和(d)以所述光刻胶层为掩膜，刻蚀所述层间介质层，以形成尺寸为所述目标值的通孔。

优选地，其中A在1秒/纳米至2秒/纳米之间。

优选地，还包括：在所述前端器件结构和所述层间介质层之间还具有刻蚀停止层。

优选地，还包括：所述硬掩膜层和所述光刻胶层之间还具有抗反射层，并在实施步骤(a)之后且在实施步骤(b)之前，以所述光刻胶层为掩膜刻蚀所述抗反射层，直至露出下方的所述硬掩膜层。

优选地，所述抗反射层是底部抗反射层或者包括形成于所述硬掩膜层上的第一底部抗反射层、形成于所述第一底部抗反射层上面的低温氧化层以及形成于所述低温氧化层上面的第二底部抗反射层。

优选地，(c)步骤的所述刻蚀时间为1～15秒。

优选地，所述硬掩膜层采用的材料为二氧化硅。

优选地，刻蚀所述硬掩膜层的方法为干法刻蚀，且采用的刻蚀气体为包含CHF₃与氧气的混合气体或者包含CH₂F₂与氧气的混合气体。

优选地，所述氧气的流速为10～25sccm。

优选地，所述氧气在所述混合气体中所占的体积比为5％～20％。