[发明专利]半导体器件结构及其制造方法

说明书

技术领域

本发明涉及半导体器件设计及其制造技术领域，特别涉及一种通过沟道工程改善器件性能的半导体器件结构及其制造方法。

背景技术

随着半导体制造技术的发展，半导体器件的尺寸不断减小，而对半导体器件结构的制造工艺要求也越来越高。

目前半导体制造技术的进步，在很大程度上是通过不断缩短MOSFET(金属氧化物半导体场效应晶体管)的沟道长度实现的。而沟道长度的缩短主要通过改善半导体工艺技术和提高加工水平来实现。尽管现在沟道长度已经可以缩短到深亚微米乃至纳米尺寸，但继续缩短沟道长度受到很多因素的限制。一方面半导体加工工艺能力的提高还难以适应半导体制造的需要，另一方面器件物理性能也产生了很多问题，例如短沟道效应、DIBL(漏极感应势垒降低)效应、器件阈值电压过高等。

因此在进一步发展半导体制造技术过程中，采用新的材料、开发新的工艺和构建新的器件结构成为半导体界共同努力的方向。现在已充分认识到的一种有效改善器件物理性能的技术措施就是提高载流子的迁移率。载流子的迁移率是标志载流子在电场作用下运动快慢的一个重要物理量，它的大小直接影响到半导体器件和电路的工作频率与速度。

在现在的主流技术中，主要通过在沟道区两侧的衬底中刻蚀出凹槽，并在凹槽内外延生长具有应力的源/漏区来实现载流子迁移率的提高。例如，对于nMOSFET，通常在沟道区两侧形成具有拉应力的源/漏区，可以采用外延生长C含量为特定比例的Si∶C形成，从而对沟道两侧产生拉应力；对于pMOSFET，可以采用外延生长Ge含量为特定比例的SiGe形成，从而对沟道两侧产生压应力。

这种形成源/漏区的方法还不能充分改善沟道区的性能，提高载流子的迁移率。因此有必要提出一种新颖的半导体器件结构及其制造方法以实现对器件性能的提高。

发明内容

本发明的目的旨在至少解决上述技术问题之一，特别是提出了一种具有嵌入式沟道的半导体器件结构及其制造方法。

根据本发明的一个方面，提供了一种半导体器件结构的制造方法，包括：提供半导体衬底；在半导体衬底表面形成第一绝缘层；嵌入第一绝缘层和半导体衬底形成浅沟槽隔离STI；嵌入第一绝缘层和半导体衬底形成条状凹槽；在凹槽内形成沟道区；形成沟道区上的栅堆叠线以及沟道区两侧的源/漏区。

如果半导体衬底中形成有浅沟槽隔离，则凹槽的底部高于浅沟槽隔离的底部。

优选地，其中第一绝缘层包括Si₃N₄、SiO₂、SiOF、SiCOH、SiO、SiCO、SiCON和SiON中的任一种或多种的组合。

在形成STI区之后，可以选择先对第一绝缘层进行回刻至比STI的顶部低的位置，然后再重新淀积一层第二绝缘层，第二绝缘层的材料与第一绝绝缘层可以相同。

根据本发明的一个实施例，在凹槽内形成沟道区包括：在凹槽的底部形成第三绝缘层；在第三绝缘层上形成沟道区。优选地，第三绝缘层包括Si₃N₄、SiO₂、SiOF、SiCOH、SiO、SiCO、SiCON和SiON中的任一种或多种的组合。形成第三绝缘层的步骤可以包括：在凹槽内形成第三绝缘层，第三绝缘层在凹槽的侧壁的厚度小于在凹槽底部的厚度；选择性刻蚀第三绝缘层在凹槽侧壁上的部分，以使第三绝缘层仅保留在凹槽的底部。

优选地，形成沟道区的步骤可以为：以凹槽内暴露的侧壁为源外延生长沟道区。形成沟道区的材料可以包括以下一种或多种的组合构成：Si、SiC、GaN、AlGaN、InP和SiGe。

可选地，本发明实施例中半导体衬底可以为体硅。

根据本发明的另一实施例，形成沟道区上的栅堆叠线的步骤，可以包括：在沟道区上形成栅介质层；在栅介质层上形成栅电极线；接着将第一绝缘层去除；然后环绕栅电极线外侧形成侧墙；其中，在形成侧墙之后、完成半导体器件的前道工艺之前，将栅电极线进行切割以形成电隔离的栅电极。将栅电极线进行切割的方法包括反应离子刻蚀(RIE)或激光切割刻蚀。

可选地，在形成源/漏区后，该方法可以进一步包括：将栅电极线去除以在侧墙内形成开口；在开口内形成替代栅电极线。因而本发明的实施例可以兼容替代栅工艺。