[发明专利]一种具有多层超结结构的LDMOS器件

说明书

技术领域

本发明涉及一种横向双扩散金属氧化物半导体(LDMOS，Lateral Double-diffused MOSFET)，尤其是一种具有多层超结结构的LDMOS器件，属于半导体制造技术领域。

背景技术

横向双扩散金属氧化物半导体(LDMOS，Lateral Double-diffused MOSFET)是高压集成电路HVIC(High Voltage Integrated Circuit)和功率集成电路PIC(Power Integrated Circuit)的关键技术。其主要特征在于沟道区和漏区之间加入一段相对较长的轻掺杂漂移区，该漂移区掺杂类型与漏端一致，通过加入漂移区，可以起到分担击穿电压的作用。

所谓超结LDMOS，是一种改进型LDMOS，即传统LDMOST的低掺杂N型漂移区被一组交替排布的n型柱区和p型柱区所取代。理论上，由于p/n柱区之间的电荷补偿，超结LDMOS可以获得很高的击穿电压，而高掺杂的N型柱区则可以获得很低的导通电阻，因此超结器件可以在击穿电压和导通电阻之间取得一个很好的平衡。

超结LDMOS器件，其实质是在漂移区引入pn结，当器件工作在最大击穿电压下时，漂移区能够尽可能完全耗尽，这样，除了n柱区承担了主要的电压外，pn柱区界面处的耗尽层也承担了部分电压，从而比传统LDMOS能够承受的更高的击穿电压。

通常情况下，为了使得相同漂移区长度和宽度的器件在最大击穿电压下尽可能完全耗尽，可以缩小p/n柱区的宽度，提高p/n柱区的深度，即尽可能提高柱区的深宽比，其本质是增大p/n柱区之间的接触面积，亦即增大漂移区内部的p/n结耗尽区的面积，然而实际上受工艺条件所限，无法进一步获得较小的柱区宽度和较深的柱区深度，这是由于：首先，超结器件在以后的高能量离子注入过程中，需要进行退火处理，这样过窄的柱区容易造成不同类型杂质相互之间扩散污染，造成p/n柱区内部电荷的不平衡，会降低实际抗击穿能力；其次，过深的柱区势必伴随高能量的离子注入，容易造成器件内部损伤，且柱区内部杂质分布很不均匀，仍然会带来相邻的p/n柱区间电荷不平衡的问题，从而降低器件的实际抗击穿性能。

鉴于此，本发明提出一种具有多层超结结构的SOILDMOS器件，可以进一步提高p/n柱区间的接触面积，提高器件抗击穿能力。

发明内容

本发明要解决的技术问题在于提供一种具有多层超结结构的LDMOS器件，提高器件抗击穿能力。

为了解决上述技术问题，本发明采用如下技术方案：

一种具有多层超结结构的LDMOS器件，包括衬底和位于衬底之上的有源区，其有源区包括：栅区、位于所述栅区两侧的源区和漏区、位于所述栅区之下的体区、位于所述体区与所述漏区之间的多层超结结构；所述多层超结结构包括由下至上依次排列的至少两层超结结构，每层超结结构由横向交替排列的n型柱区和p型柱区组成。

作为本发明的优选方案，在多层超结结构中，上层超结结构的n型柱区和p型柱区分别与其下层超结结构的p型柱区和n型柱区位置相对应，使上下层超结结构的n型柱区和p型柱区交错排列。其中，n型柱区的宽度和深度分别与p型柱区的宽度和深度相等；宽度为0.5um-1.5um，其深度为1um-2um。

作为本发明的优选方案，在其有源区周围设有沟槽隔离结构。所述衬底优选具有绝缘埋层的衬底，也可以是体硅衬底或蓝宝石衬底等其他各种类型的衬底。当选取具有绝缘埋层的(SOI)衬底时，该器件有源区还包括体接触区，该体接触区可位于源区旁与体区相接触。

其中，所述栅区包括栅介质层和位于栅介质层之上的栅材料层，所述栅材料层可采用多晶硅材料。

本发明的有益效果在于：

本发明在既有的工艺条件下，即工艺所能满足的最大深宽比情况下，制作多层的超结结构，使上下两层超结结构的p/n型柱区交错排布，能够进一步提高p/n型柱区间的接触面积，相当于将柱区的深宽比扩大了一倍，同时该结构的制作方法不会带来显著的副作用，这样能够保证器件的抗击穿能力比传统的超结LDMOS更高。

并且该多层超结结构还具有很好的扩展性，不仅可用于SOI衬底，也可用于体硅或蓝宝石等其它各种类型衬底，另外，该多层超结结构不仅可以为双层，也可扩展为三层乃至更多层，以进一步提高p/n型柱区间的接触面积，从而提升器件的抗击穿能力。

附图说明

图1为实施例中步骤(1)的示意图；

图2为实施例中步骤(2)的示意图；

图3为实施例中第一层超结结构的剖面示意图；