[发明专利]具有沟槽底部多晶硅结构的功率半导体及其制造方法

说明书

技术领域

本发明涉及一种功率半导体及其制作方法，尤其是一种在沟槽底部具有重掺杂多晶硅结构的功率半导体及其制作方法。

背景技术

相较于传统的平面式功率半导体，其导通电流是沿着平行基材表面的走向流动，沟渠式功率半导体则是将栅极设置于沟槽内，以改变栅极通道的位置，使得导通电流沿着垂直于基材的方向流动。因而可以缩小元件尺寸，提高元件的积集度(integration)。常见的功率半导体包括金氧半导体场效应晶体管(MOSFET)、绝缘闸二极晶体管(IGBT)等。

功率半导体在运作过程中主要的能量损耗，包括来自于导通电阻的导通损失，以及来自于栅极电荷的切换损失。伴随着操作频率的提高，切换损失的重要性也更形增加。就功率半导体的结构特征来看，通过降低其输入电容(Ciss)与反馈电容(Crss)等，有助于改善切换速度，降低切换损失。不过，为了改善其输入电容(Ciss)与反馈电容(Crss)，往往会增加制程的复杂度，而造成制作成本的提高。

于是，寻找一个简单的制作方法，可直接搭配既有的功率半导体制程，以降低功率半导体的输入电容与反馈电容，是本技术领域一个重要的课题。

发明内容

本发明的主要目的在于降低功率半导体的输入电容与反馈电容，以减少高频应用下的切换损失。

本发明提供一种功率半导体。此功率半导体包括一第一导电型的基材、一沟槽、一重掺杂多晶硅结构、一栅极多晶硅结构与一栅极介电层。其中，沟槽形成于基材内。重掺杂多晶硅结构位于沟槽的一下部份，并且，重掺杂多晶硅结构的至少一侧边直接接触基材。栅极多晶硅结构位于沟槽的一上部份。栅极介电层位于栅极多晶硅结构与重掺杂多晶硅结构之间。重掺杂多晶硅结构内的掺杂通过重掺杂多晶硅结构的侧边向外扩散以形成一重掺杂区。

也就是说，本发明提供一种功率半导体，，包括：一第一导电型的基材、一沟槽、一重掺杂多晶硅结构、一导电结构、一栅极介电层和一第二导电型的本体。其中，所述沟槽形成于该基材内；所述重掺杂多晶硅结构，位于该沟槽的一下部份，并且，该重掺杂多晶硅结构的至少一侧边是直接接触该基材；所述导电结构位于该沟槽的一上部份；所述栅极介电层位于该导电结构与该重掺杂多晶硅结构之间；所述第二导电型的本体，位于该基材内；该重掺杂多晶硅结构内的掺杂是至少通过该重掺杂多晶硅结构的该侧边向外扩散以形成一重掺杂区。

依据此功率半导体，本发明并提供一种功率半导体的制造方法。首先，提供一第一导电型的基材。随后，形成一沟槽于基材内。然后，形成一重掺杂多晶硅结构于沟槽的一下部份内。此重掺杂多晶硅结构的至少一侧边直接接触基材。接下来，形成一栅极介电层至少覆盖重掺杂多晶硅结构的一上表面。然后，形成一栅极多晶硅结构于沟槽的一上部份内。在形成重掺杂多晶硅结构之后，更包括施以一热扩散制程，使重掺杂多晶硅结构内的掺杂向外扩散以形成一重掺杂区至少环绕重掺杂多晶硅结构的侧边。

关于本发明的优点与精神可以借助于以下的发明详述及附图得到进一步的了解。

附图说明

图1A至图1G为本发明的沟槽式功率半导体的制造方法的第一实施例；

图2为本发明的沟槽式功率半导体的制造方法的第二实施例；

图3A与图3B为本发明的沟槽式功率半导体的制造方法的第三实施例；

图4A至图4C为本发明的沟槽式功率半导体的制造方法的第四实施例；

图5A与图5C为本发明的沟槽式功率半导体的制造方法的第五实施例。

【主要元件附图标记说明】

基板100

磊晶层110

沟槽120

重掺杂多晶硅结构142

底部介电层132

侧壁介电层134

栅极多晶硅结构144

本体150

重掺杂区160

光阻图案175

源极掺杂区170

层间介电层180

接触窗182

重掺杂区185

源极金属层190

硬质罩幕层125

第一介电层236

重掺杂区260

磊晶层310

深沟槽320

介电层3411，3412，3413，3414，3415，3416

重掺杂多晶硅层3421，3422，3423，3424，3425，3426

栅极介电层330

栅极多晶硅结构344

本体350