[发明专利]一种半导体器件的制造方法

说明书

技术领域

本发明涉及半导体制程，尤其涉及一种半导体器件的制造方法。

背景技术

随着超大规模集成电路工艺的发展，半导体工艺现已经进入了超深亚微米时代。工艺的发展使得将包括处理器、存储器、模拟电路、接口逻辑甚至射频电路集成到一个大规模的芯片上，形成所谓的SoC(片上系统)。作为SoC重要组成部分的嵌入式存储器，在SoC中所占的比重逐渐增大。用于存储数据的半导体存储器分为易失性存储器和非易失性存储器(NVM)，易失性存储器在电源中断时不保存其数据，而非易失性存储器即使在供电电源关闭后仍能保持片内信息。在很多诸如嵌入式存储器的设备中包括NVM介质，用于在设备断电后存储数据以备设备重新启动后使用。NVM介质包括电可编程只读存储器(EPROM)、电可擦除可编程只读存储器(EEPROM)、闪存(FLASH)等。

其中闪存是NVM产品中的重要一种，通常使用的U盘、手机、数码相机里均需要闪存的配套使用。闪存有许多种类型，从结构上分主要有AND、NAND、NOR、DiNOR等。其中NOR闪存是目前最通用的闪存，其在存储格式和读写方式上都与常用的内存相近，支持随机读写，具有较高的速度，这样使其非常适合存储程序及相关数据。参考图1，是传统的NOR闪存的存储单元100的示意图。其中可以看出NOR闪存的每个存储单元100通常包括两个叠栅110和120，每个叠栅包括由多晶硅(poly)制造以用来存储电子的浮栅FG(Floating Gate)101，以及用来控制数据存取的控制栅CG(Control Gate)102。浮栅101位于控制栅102下方，且通常处于“浮置”状态，没有和任何线路相连接。根据构成浮栅101的多晶硅中是否有电子储存，表示这个单元存储的信息是“0”还是“1”。而控制栅102通常与字线(Word Line)103相连接。存储单元100包括两个字线103，分别设置在存储单元100的两侧。分开设置的字线103用以防止存储单元100的过擦除(over-erase)。此外，在两个叠栅110和120之间，存储单元100还包括擦除栅(Erase Gate)104。通过施加适当的电压，浮栅101中的电子能通过浮栅101和擦除栅104之间的通道流向擦除栅104，从而对存储单元100进行擦除操作。在栅极的侧壁上还形成有间隙壁结构。这些结构是本领域的技术人员公知的，因此并未全部在图1中标示出。同时，对于存储单元100的其他一些结构，也会结合其他附图在下面做一说明。在这些存储器的制造工艺中，会采用共源极的结构。以下结合附图简要说明具有这种结构的存储器的制造步骤。

首先参考图2A，在前端器件层201上形成氧化层202，随后在其上形成第一多晶硅层203、介电层204和第二多晶硅层205而形成多层结构。在第二多晶硅205上面还形成有硬掩膜层(未示出)。

然后参考图2B，进行控制栅的刻蚀，以形成控制栅205A和205B。接着进行到图2C，进行浮栅的刻蚀，以形成浮栅203A和203B。对浮栅的刻蚀可以刻蚀到氧化层202，而不对氧化层202进行刻蚀；也可以刻蚀掉该氧化层202。图2C示出了刻蚀掉该氧化层202的情况。然后如图2D所示，进行离子注入工艺，以形成共源极207和漏极206A、206B。

接着如图2E所示，在栅极210A和210B的侧壁上形成间隙壁绝缘层。最后如图2F所示，在间隙壁绝缘层的侧壁上形成间隙壁208A、208A’和208B、208B’。

在这种传统的间隙壁的形成工艺中，在进行间隙壁刻蚀时，可能会损坏临近的结构。例如：金属硅化物层、栅极以及下部的前端器件层等。尤其是很容易损坏在两个栅极之间的共源极或称共源区之上的结构。在这种情况发生时，电子会较容易地进入到浮栅层中，从而造成浮栅数据保持错误。其次还会影响晶片允收测试中的片电阻。并且会影响间隙壁刻蚀的关键尺寸的一致性。

因此，现有技术中需要一种较佳的半导体器件的制造方法，以在间隙壁刻蚀的过程中不损害其他结构，尤其是不损害共源极之上的结构。

发明内容

本发明公开了一种半导体器件的制造方法，该方法包括：提供前端器件层；在所述前端器件层上形成栅极；进行离子注入以形成共源极和漏极，该共源极位于该前端器件层中，且处于相邻的栅极之间；在前述步骤形成的整个结构上形成间隙壁层；在间隙壁层上形成保护层，且使保护层在共源极之上的厚度大于保护层的其他部分的厚度；对保护层进行刻蚀，以在所述刻蚀后，在共源极上方保留部分保护层；和对间隙壁层进行以形成间隙壁。

进一步地，该前端器件层上沉积有第一多晶硅层、晶硅层间介质体和第二多晶硅层。