[发明专利]一种数字电路实现多路比较的方法和装置

说明书

技术领域

本发明涉及数字电路领域，尤其涉及一种采用数字电路实现ASIC或FPGA中多路比较的方法和装置。

背景技术

在数字电路领域，比较电路是个基本的逻辑电路。在实际应用中，经常需要对多个比较单元作比较，并快速得出比较结果。

现有技术中，对于多路比较的实现，常见的做法是：根据比较法则(除有特殊说明外，本文中所用的比较法则均以选出数值最大者为例)，将每个比较单元与其他单元都做一次比较，然后根据比较结果判断该比较单元是否为数值最大者，从而选出所有比较单元中符合比较法则的那一个。

以N个比较单元为例，如图1所示。

对于0号比较单元Cell0，需要同时与Cell1～CellN-1做比较，共需要(N-1)个比较器；

对于1号比较单元Cell1，可以省去与Cell0的比较器，但还需要同时与Cell2～CellN-1做比较，共(N-2)个比较器；

......

对于N-2号单元CellN-2，仅需要与CellN-1做比较，共需1个比较器；

因此，按照这种比较方法，共需要N*(N-1)/2个比较器。

采用上述方案，虽然通过1级比较1个周期就能比出数值最大的单元了，但是资源消耗会随着比较单元数N的增加而急剧增加；另一方面，如果比较单元本身的数据位宽较大，要实现在1个周期内完成多路信元间的全比较，在时序设计上会较紧张，这在ASIC和FPGA中实现起来，并不是最佳的方案。

因此，现有技术还有待于改进和发展。

发明内容

本发明所要解决的技术问题是：克服现有技术中存在的资源消耗过多、时序紧张的问题和缺陷，提供一种有效节省使用资源和高效优化时序的多路比较的方法和装置。

为了解决上述问题，本发明提供了一种数字电路实现多路比较的方法，包括：使用M级比较模块实现N个原始信元的比较，M大于等于2，N大于等于2，所述方法包括：将所述N个原始信元分成P₁组，分别输入第1级比较模块的P₁个全比较器中，每个全比较器对输入到其中的若干个信元进行全比较后输出满足比较法则的一个信元，第1级比较模块共输出P₁个信元；对i＝1...M-1，将第i级比较模块的P_i个全比较器输出的共P_i个信元分成P_i+1组，分别输入到第i+1级比较模块的P_i+1个全比较器，输出P_i+1个信元；P_M＝1；第M级比较模块的输出信元为最终比较结果。

进一步地，上述方法还可以具有以下特点：

各级比较模块包括的全比较器均为相同的L路全比较器，且L的M次方大于等于N，L大于等于2。

进一步地，上述方法还可以具有以下特点：

基于如下原则确定所述L和M；选择满足时序要求的L，最小的能满足L的M次方大于等于N且最接近N的M。

进一步地，上述方法还可以具有以下特点：

所述全比较器输入的信元少于L时，记实际输入的信元为有效信元，其他输入端输入为无效信元，有效信元和无效信元根据所述比较法则进行比较时，比较结果为有效信元。

进一步地，上述方法还可以具有以下特点：

所述M＝2。

为了解决上述问题，本发明还提供了一种实现多路比较的装置，所述装置包括M级比较模块，每级比较模块包括若干个全比较器，每个全比较器用于对输入到其中的若干个信元进行全比较后输出满足比较法则的一个信元，M大于等于2；第1级比较模块包括P₁个全比较器，用于接收待比较的N个原始信元，输出P₁个信元；第i+1级比较模块用于接收第i级比较模块输出的P_i个信元，使用P_i+1个全比较器进行比较后，输出P_i+1个信元；其中，，i＝1...M-1，P_M＝1，第M级比较模块输出信元为最终比较结果。

进一步地，上述装置还可以具有以下特点：

所述M级比较模块包括的全比较器均为相同的L路全比较器，且该装置用于实现不大于L的M次方个原始信元的比较，L大于等于2。

进一步地，上述装置还可以具有以下特点：

N确定时，基于如下原则确定所述L和M：选择满足时序要求的L，最小的能满足L的M次方大于等于N且最接近N的M。

进一步地，上述装置还可以具有以下特点：