[发明专利]适用于微处理器的装置及方法

说明书

技术领域

本发明是有关微处理器领域，特别是关于从一种具有可变长度指令的指令集架构的微处理器的指令字节串流中取得指令。

背景技术

微处理器包含一或多个执行单元，用以进行实际的指令执行。超纯量(superscalar)微处理器可于每一时钟周期内发出多个指令至各个执行单元，因而得以增进总处理能力或增进每一时钟周期内的平均指令。然而，微处理器管线上端的指令提取及解码功能必须以有效率的速度来提供一指令串流给执行单元，藉以有效地使用执行单元及增进总处理能力。x86架构由于其指令长度并非固定，因此使得此工作更加困难，在此架构下，其每一指令的长度是变动的，此将于以下详述。因此，x86微处理器必须包含很多的逻辑电路以处理进来的指令字节串流，以决定指令的开始及结束位置。因此，必须增进x86微处理器解析指令字节串流以得到各个指令的处理速率。

发明内容

根据本发明特征之一，本发明提供一种适用于微处理器的装置，该微处理器的指令集架构包含可变数目的前置字节，该装置用以有效地自一指令字节串流中提取指令。该装置包含：一解码逻辑单元，用以对该指令字节串流中多个指令的每一指令判断其操作码字节，其中该操作码字节为相应的该指令的第一非前置字节，该解码逻辑单元还累积该多个指令的每一指令的前置消息至相应的该操作码字节；一队列，耦接至该解码逻辑单元，用以暂存该指令字节串流及该累积前置消息；及一提取逻辑单元，耦接至该队列，用以于一时钟周期内，自该队列提取该多个指令，其不受该多个指令的每一指令中的前置字节数目所影响。

根据本发明特征之一，本发明提供一种适用于微处理器的方法，该微处理器的指令集架构包含可变数目的前置字节，该方法用以有效地自一指令字节串流中提取指令。该方法包含：对于该指令字节串流中多个指令的每一指令，判断其操作码字节，其中该操作码字节为相应的该指令的第一非前置字节；对于该多个指令的每一指令，累积其前置消息至相应的该指令的该操作字节；及于一时钟周期内，自一队列提取该多个指令，其不受该多个指令的每一指令中的前置字节数目所影响。

附图说明

图1显示本发明实施例的微处理器的方块图。

图2显示图1的指令格式器的L级的方块图。

图3显示图2的累积前置消息238。

图4显示图1的微处理器的操作。

图5显示图1的指令格式器的部分L级和M级方块图。

图6显示图5所示的微处理器元件的操作流程图，用以自指令字节串流中取出指令(在一实施例中最多可取出三指令)，其不会产生时间延迟且与指令中的前置字节数目无关。

图7显示图1的指令格式器的一部分的方块图。

图8a和图8b显示图7的部分指令格式器的操作流程图。

图9显示图5的多工队列的详细方块图。

图10显示图1的指令格式器的部分M级的方块图。

图11显示图5的M级控制逻辑单元的方块图。

图12显示图1的指令格式器的部分M级的操作流程图。

图13显示图5的多工队列于连续两个时钟周期的内容，以例示M级的操作。

图14显示图5的多工队列于连续两个时钟周期的内容，以例示M级的操作。

图15显示图14中指令格式器于一时钟周期内，将含有最多四十个指令字节的三个指令取得并传送出去。

图16显示图1的BTAC作了不良预测因而造成微处理器的分支错误，亦即，图1的分支发生指示为逻辑真值但非为指令的操作码。

图17显示涟波逻辑单元输出的组成信号。

图18显示图1的微处理器的操作流程图。

图19显示图2的长度解码器的详细方块图。

图20显示十六个长度解码器的配置。

图21显示图20的长度解码器的操作流程图。

[主要元件标号说明]

100        微处理器                      102         指令高速缓存

104        x86指令字节队列               106         指令格式器

108        格式化指令队列                112         指令转译器

114        转译指令队列                  116         暂存器别名表

118        保留站                        122         执行单元